之前实验存个档
1,基本D触发器
源程序:
module dff_20211103(clk,d,q1); //基本D触发器
input clk,d ;
output reg q1 ;
always @(posedge clk)
begin
q1<=d; //基本D触发器
end
endmodule
激励文件:
module smi_dff_20211103( );
reg clk,d;
wire q1;
dff_20211103 uut(.q1(q1),.clk(clk),.d(d));
initial
begin
clk=0;
d=0;
end
always
#3d=~d;
always
#2 clk=~clk;
endmodule
波形图:
2,同步复位D触发器
源程序:
module complex_dff1( clk,q,in,reset); //同步复位的D触发器
//同步复位:只要clk上升沿,reset=0是时输出清0
input clk,in,reset;
output reg q;
always @(posedge clk)
begin
if (~reset)