手撕RAM（单端口，简单双端口，真双端口）

最新推荐文章于 2023-07-20 13:31:28 发布
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分类专栏： FPGA 数字IC 文章标签： fpga开发
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单端口

rtl

module hand_ram_sp #(
	parameter DATAWIDTH	=8	,
	parameter ADDRSIZE	=8
)
(
	input 						clka		,
	input 						ena			,
	input 						wea			,
	input 			[ADDRSIZE-1:0]	addra	,
	input 			[DATAWIDTH-1:0]	dina	,
	output 	reg		[DATAWIDTH-1:0]	douta
);

localparam DATADEPTH = 1<<ADDRSIZE;
reg [DATAWIDTH-1:0]	mem	[DATADEPTH-1:0];

always @(posedge clka ) begin
	if(ena&&(~wea))begin
		douta <= mem[addra];
	end
	else 	begin
		douta <= 0;
	end
end

always @(posedge clka ) begin
	if(ena&&wea)	begin
		mem[addra] <= dina;
	end
	else 	begin
		mem[addra] <= mem[addra];
	end
end


	
endmodule

sim

//~ `New testbench
`timescale  1ns / 1ps

module tb_hand_ram_sp;

// hand_ram_sp Parameters
parameter PERIOD = 10;
parameter DATAWIDTH  = 8;
parameter ADDRSIZE  = 4;

// hand_ram_sp Inputs
reg   clk                                 		= 0 ;
reg   ena                                  		= 0 ;
reg   wea                                  		= 0 ;
reg   [ADDRSIZE-1:0]  	addra               	= 0 ;
reg   [DATAWIDTH-1:0]  	dina                 	= 0 ;

// hand_ram_sp Outputs
wire  [DATAWIDTH-1:0]  douta                   ;

initial
begin
    forever #(PERIOD/2)  clk=~clk;
end

hand_ram_sp #(
    .DATAWIDTH ( DATAWIDTH ),
    .ADDRSIZE ( ADDRSIZE ))
 u_hand_ram_sp (
    .clka                    ( clk                ),
    .ena                     ( ena                ),
    .wea                     ( wea                ),
    .addra                   ( addra  [ADDRSIZE-1:0] 	),
    .dina                    ( dina   [DATAWIDTH-1:0] 	),

    .douta                   ( douta  [DATAWIDTH-1:0] 	)
);

initial
begin
    #(PERIOD*4)
	ena = 1;
	wea = 1;
	#(PERIOD*16)
	wea = 0;
end

always @(posedge clk) begin
	addra <= addra +1'b1;
end

always @(posedge clk) begin
	dina <= dina +1'b1;
end

endmodule

在这里插入图片描述

简单双端口

rtl

module hand_ram_hdp #(
	parameter DATAWIDTH=8,
	parameter ADDRSIZE=8
)
(
	input 						clka		,
	input 						ena			,
	input 						wea			,
	input 			[ADDRSIZE-1:0]	addra	,
	input 			[DATAWIDTH-1:0]	dina	,

	input 						clkb		,
	input 						enb			,
	input 			[ADDRSIZE-1:0]	addrb	,
	output 	reg		[DATAWIDTH-1:0]	doutb
);

localparam DATADEPTH = 1<<ADDRSIZE;
reg [DATAWIDTH-1:0]	mem	[DATADEPTH-1:0];

// 写
always @(posedge clka ) begin
	if(ena&&wea)begin
		mem[addra] <= dina;
	end
end

// 读
always @(posedge clkb ) begin
	if(enb&&(~wea))begin
		doutb <= mem[addrb];
	end
	else	begin
		doutb <= 0;
	end
end


endmodule

sim

//~ `New testbench
`timescale  1ns / 1ps

module tb_hand_ram_hdp;

// hand_ram_hdp Parameters
parameter PERIOD     = 10;
parameter DATAWIDTH  = 8;
parameter ADDRSIZE   = 4;

// hand_ram_hdp Inputs
reg   clka                                 = 0 ;
reg   ena                                  = 0 ;
reg   wea                                  = 0 ;
reg   [ADDRSIZE-1:0]  addra                = 0 ;
reg   [DATAWIDTH-1:0]  dina                = 0 ;
reg   clkb                                 = 0 ;
reg   enb                                  = 0 ;
reg   [ADDRSIZE-1:0]  addrb                = 0 ;

// hand_ram_hdp Outputs
wire  [DATAWIDTH-1:0]  doutb               ;


initial
begin
    forever #(PERIOD/2)  clka=~clka;
end

initial
begin
    forever #(PERIOD/2)  clkb=~clkb;
end



hand_ram_hdp #(
    .DATAWIDTH ( DATAWIDTH ),
    .ADDRSIZE  ( ADDRSIZE  ))
 u_hand_ram_hdp (
    .clka                    ( clka                   ),
    .ena                     ( ena                    ),
    .wea                     ( wea                    ),
    .addra                   ( addra  [ADDRSIZE-1:0]  ),
    .dina                    ( dina   [DATAWIDTH-1:0] ),
    .clkb                    ( clkb                   ),
    .enb                     ( enb                    ),
    .addrb                   ( addrb  [ADDRSIZE-1:0]  ),

    .doutb                   ( doutb  [DATAWIDTH-1:0] )
);

initial
begin
    #(PERIOD*4)
	ena = 1;
	wea = 1;
	#(PERIOD*16)
	ena = 0;
	enb = 1;
	wea = 0;


end

always @(posedge clka) begin
	addra <= addra +1'b1;
end

always @(posedge clka) begin
	dina <= dina +1'b1;
end

always @(posedge clkb) begin
	addrb <= addrb +1'b1;
end

endmodule

在这里插入图片描述

真双端口

rtl

module hand_ram_dp #(
	parameter DATAWIDTH=8,
	parameter ADDRSIZE=8
)
(
	input 						clka	,
	input 						ena		,
	input 						wea		,
	input 			[ADDRSIZE-1:0]	addra	,
	input 			[DATAWIDTH-1:0]	dina	,
	output 	reg		[DATAWIDTH-1:0]	douta	,

	input 						clkb	,
	input 						enb		,
	input 						web		,
	input 			[ADDRSIZE-1:0]	addrb	,
	input 			[DATAWIDTH-1:0]	dinb	,
	output 	reg		[DATAWIDTH-1:0]	doutb
);

localparam DATADEPTH = 1<<ADDRSIZE;
reg [DATAWIDTH-1:0]	mem	[DATADEPTH-1:0];

always @(posedge clka ) begin
	if(ena&&(~wea))begin
		douta <= mem[addra];
	end
	else 	begin
		douta <= 0;
	end
end

always @(posedge clka ) begin
	if(ena&&wea)	begin
		mem[addra] <= dina;
	end
end

always @(posedge clkb ) begin
	if(enb&&(~web))begin
		doutb <= mem[addrb];
	end
	else 	begin
		doutb <= 0;
	end
end

always @(posedge clkb ) begin
	if(enb&&web)	begin
		mem[addrb] <= dinb;
	end
end

endmodule

sim

//~ `New testbench
`timescale  1ns / 1ps

module tb_hand_ram_dp;

// hand_ram_dp Parameters
parameter PERIOD     = 10;
parameter DATAWIDTH  = 8;
parameter ADDRSIZE   = 4;

// hand_ram_dp Inputs
reg   clka                                 = 0 ;
reg   ena                                  = 0 ;
reg   wea                                  = 0 ;
reg   [ADDRSIZE-1:0]  addra                = 0 ;
reg   [DATAWIDTH-1:0]  dina                = 0 ;
reg   clkb                                 = 0 ;
reg   enb                                  = 0 ;
reg   web                                  = 0 ;
reg   [ADDRSIZE-1:0]  addrb                = 0 ;
reg   [DATAWIDTH-1:0]  dinb                = 0 ;

// hand_ram_dp Outputs
wire  [DATAWIDTH-1:0]  douta               ;
wire  [DATAWIDTH-1:0]  doutb               ;


initial
begin
    forever #(PERIOD/2)  clka=~clka;
end
initial
begin
    forever #(PERIOD/2)  clkb=~clkb;
end

hand_ram_dp #(
    .DATAWIDTH ( DATAWIDTH ),
    .ADDRSIZE  ( ADDRSIZE  ))
 u_hand_ram_dp (
    .clka                    ( clka                   ),
    .ena                     ( ena                    ),
    .wea                     ( wea                    ),
    .addra                   ( addra  [ADDRSIZE-1:0]  ),
    .dina                    ( dina   [DATAWIDTH-1:0] ),
    .clkb                    ( clkb                   ),
    .enb                     ( enb                    ),
    .web                     ( web                    ),
    .addrb                   ( addrb  [ADDRSIZE-1:0]  ),
    .dinb                    ( dinb   [DATAWIDTH-1:0] ),

    .douta                   ( douta  [DATAWIDTH-1:0] ),
    .doutb                   ( doutb  [DATAWIDTH-1:0] )
);

initial
begin
    #(PERIOD*2)
	#(PERIOD*2)
	ena = 1;
	enb = 0;
	wea = 1;
	web = 0;
	#(PERIOD*16)
	ena = 0;
	enb = 1;
	wea = 0;
	web = 0;


end

always @(posedge clka) begin
	addra <= addra +1'b1;
end

always @(posedge clka) begin
	dina <= dina +1'b1;
end

always @(posedge clkb) begin
	addrb <= addrb +1'b1;
end

endmodule

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单端口和双单口RAM的实现
wangn1633的博客
06-20 3104
单端口和双单口RAM的verilog实现 概念： 1 单端口：读写数据共用一个地址线，一个时钟沿只能进行读或者写； 2 伪双端口：写数据和读数据有自己的 地址、时钟、读写使能信号；也就是一组端口只能写，一组端口只能读。（读写数据也可共用一个clk，为同步伪双端口ram） 3 真双端口：一组端口可读可写，另一组端口也可读可写。（若这两组端口共用一个clk，为同步真双端口ram。若每组有每组的clk，为异步真双端口ram） （1）单端口verilog实现 //单端口ram module ramsingle(
深度详解简单双口RAM(Simple Dual Port RAM)和真双口RAM(True Dual Port RAM)的区别
最新发布
weixin_46720928的博客
03-08 3293
在vivado的Block Memory Generator中，有两种双口RAM，分别是简单双口RAM(Simple Dual Port RAM)和真双口RAM(True Dual Port RAM)。例如A口4096宽，64深，B口128宽，2048深，简单双口RAM使用64个36K BRAM资源。例如A口4096宽，64深，B口128宽，2048深，使用128个36K BRAM资源。对于真双口RAM，A口可以用于写入与读出，B口也可以用于写入和读出。
FPGA简单双口RAM+真双口RAM测试
01-30
详细的截图与仿真代码，总结应用FPGA简单双口RAM+真双口RAM
手写RAM（单端口、伪双端口、真双端口）
yundanfengqing_nuc的专栏
09-24 1397
一、单端口RAM 单端口 RAM 指的是只有一个读写口，就是只有一组数据线和地址线，就是读和写都是通过这个口来访问 RAM，但是同一个时刻只能访问一个，要么是读，要么是写。 RAM 模型主要有一个二维的 RAM 存储，写入数据处理和读出数据处理，读出数据在读使能无效时，输出“X”态，那么为什么输出“X”态呢，输出“X”态是为了避免使用无效的读数据，防止逻辑使用错误。RAM 读无效时的数据我们不建议使用，我们一般只使用 RAM 读有效时的RAM 读数据。 module sp_ram ( inp...
RAM分为简单双口RAM和真双口RAM
01-19
在FPGA设计过程中，使用好双口RAM，也是提高效率的一种方法。 　　将双口RAM分为简单双口RAM和真双口RAM。 　　简单双口RAM只有一个写端口，一个读端口。 　　真双口RAM分别有两个写端口和两个读端口。 　　无论是简单双口RAM还是真双口RAM，在没有读操作的情况下，应将读使能rden信号拉成低电平，节省功耗。 　　在两种情况下，都应当避免read-during-write，虽然可在软件中进行设置，但是，作为设计者，应当尽量避免此种情况。 　　对于真双口RAM，还应当避免两个读端口或者两个写端口同时操作同一个地址，R
Verilog实现双口RAM
02-19
利用Verilog 实现双口RAM 的源代码。
FPGA简单双端口RAM——IP核
qq_52215423的博客
07-20 3436
FPGA简单双端口RAM——IP核
vivo iQOO 12系统手撕方案
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vivo iQOO 12系统手撕方案
OPPO 一加 真我 12系统手撕方案
06-21
OPPO 一加 真我 12系统手撕方案
手撕代码_C语言手撕_C++_手撕代码c++_
10-01
在IT行业中，编程面试往往包含了“手撕代码”这一环节，即面试者需要现场编写代码来解决特定问题。本资源“手撕代码_C语言手撕_C++_手撕代码c++_”聚焦于C语言和C++的面试题，特别关注如何使用两个队列来实现堆栈的...
Python手撕算法Recursion
12-25
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数字IC设计系列----单端口RAM、双端口RAM、同步FIFO、异步FIFO
moshanghongfeng的博客
10-03 4271
目录 一、单端口RAM原理及实现 1.原理 2.Verilog实现 3.优缺点分析 二、双端口RAM原理及实现 1.原理 2.Verilog实现 3.优缺点分析 三、同步FIFO原理及实现 1.原理 2.Verilog实现 3.优缺点分析 四、异步FIFO原理及实现 1.原理 2.Verilog实现 3.优缺点分析 总结 提示：以下是本篇文章正文内容，下面案例可供参考 一、单端口RAM原理及实现 1、原理 在内存空间中开辟出一段
数字IC手撕代码-双端口RAM（dual-port-RAM）
qq_57502075的博客
10-02 2352
这篇文章来介绍双端口RAM，目的是为后续的同步FIFO和异步FIFO打下基础，我们都知道其实FIFO就类似一个RAM，但是它对输入输出的信号做了处理，可以使得数据在跨时钟域的时候不会出错。一个伪双端口RAM，一个通道读，一个通道写，写通道有写数据、写地址和写使能，读通道有读数据、读地址和读使能，再加上输入时钟，构成输入输出的端口。对真双端口RAM的一个通道来说，当通道使能时，如果写使能，则把值写入到RAM的addra地址，过一个周期后，改地址被写入新的值，新的值被读出，所以有data_o_a/b有数据。
xilinx fpga中块ram的使用——简单双端口ram的使用
weixin_30251587的博客
06-04 1760
在简单双端口ram中最简单有9个端口：分别是 clka 为输入端口的时钟 wea 读写控制端，高为写，低为读 addra 写地址 dina 待写入的数据 clkb 为输出端口的时钟的 addrb 读地址 doutb 读出的数据 在ip核中还可以加入ena/enb端口，这两个端口的作用是控制相应写入和读出端口的数据，为高是正常写入或读出，为低时写入为0，读出为0。 ...
真双口RAM读写设计
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真双端口RAM有两个独立的读写端口，每个端口都可以独立发起读或者写。
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01-31 3023
计算机组成原理之双端口RAM和多模块存储器
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03-04 9942
FPGA设计中，存储器是必不可少的。FPGA中常见的存储器件有RAM以及FIFO，RAM又可细分为单端口RAM、伪双端口RAM和双端口RAM。现重点将其进行比较，讨论其异同、联系、以及应用场合
vitis使用教程
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verilog 手撕ram
07-27
Verilog 是一种硬件描述语言（HDL），用于设计数字电路和系统。要手撕一个 RAM（Random Access Memory）模块，你可以使用 Verilog 来实现。 下面是一个简单的 4 位宽、16 位深的 RAM 模块的示例代码： ```verilog module ram_module ( input wire clk, // 时钟信号 input wire write, // 写使能信号 input wire [3:0] addr, // 地址输入 input wire [3:0] data, // 数据输入 output wire [3:0] q // 数据输出 ); reg [3:0] ram [15:0]; // 内存数组 always @(posedge clk) begin if (write) begin // 写使能时写入数据 ram[addr] <= data; end q <= ram[addr]; // 数据输出 end endmodule ``` 这个例子中，我们使用了一个 reg 数组 `ram` 来模拟内存。在时钟上升沿触发时，如果写使能信号 `write` 为高电平，则将输入数据 `data` 写入到数组 `ram` 的指定地址 `addr` 中。无论是否写入数据，都会将指定地址 `addr` 的数据输出到 `q`。 请注意，这只是一个简单的示例代码，实际的 RAM 模块可能需要更多的控制信号和功能。你可以根据自己的需求进行修改和扩展。
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