单端口和双单口RAM的实现

单端口和双单口RAM的verilog实现

概念：
1 单端口：读写数据共用一个地址线，一个时钟沿只能进行读或者写；
2 伪双端口：写数据和读数据有自己的 地址、时钟、读写使能信号；也就是一组端口只能写，一组端口只能读。（读写数据也可共用一个clk，为同步伪双端口ram）
3 真双端口：一组端口可读可写，另一组端口也可读可写。（若这两组端口共用一个clk，为同步真双端口ram。若每组有每组的clk，为异步真双端口ram）

（1）单端口verilog实现

//单端口ram
module ramsingle(
	input clk,
	input rst_n,
	input sel,
	input en,
	input [3:0] addr,
	input [7:0] wdata,
	input wr,
	output reg [7:0]rdata);

reg [7:0] mem [15:0];
integer i;
wire wr_en, rd_en;

assign wr_en=sel&en≀
assign rd_en=sel&en&!wr;
//wdata mem
always@(posedge clk)
	if(!rst_n)
		for(i=0; i<16; i=i+1)
		mem[i]<=0;
	else if(wr_en)
		mem[addr]<=wdata;
		
//rdata
always@(posedge clk)
	if(!rst_n)
		rdata<=0;
	else if(rd_en)
		rdata<=mem[addr];
	
endmodule

tb(verilog)如下

module tb( );
reg clk, rst_n, wr, en,sel;