1.6.4 如何优化时序

如何优化时序

在FPGA设计中，提高速度与降低面积属于两个相互矛盾的目标，在具体实现上往往需要折中（Tradeoff）。

1.1建立时间与保持时间

1.建立时间（setup time）：指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间。若建立时间不够，数据将不能在这个时钟上升沿处被打入触发器。
2.保持时间（hold time）：指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间。若保持时间不够，数据同样不能被打入触发器。

1.2 逻辑时延模型

1.同步逻辑时延电路的基本模型如图：

其中，参数如下：
(1)$$T_{delay}是组合逻辑的时延$$
(2)$$T_{co}是触$$