FPGA中重要接口部件的设计(一)

1.SRAM

1.SRAM在数学中对应静态数组。
(1)当给出数据地址（address），并被时钟上升沿采样后，SRAM的数据输出Q端将会输出存储的数据；
(2)当SRAM处于存储数据改写状态时，SRAM将会在时钟上升沿采样数据输入D端的信号，并将其存储到内部单元中。
SRAM的Verilog仿真模型：

// A SRAM
module sram_6_8 #(parameter ADDR_WIDTH = 6,DATA_WIDTH = 8) (
input [DATA_WIDTH-1:0] data,
input [ADDR_WIDTH-1:0] addr,
input we,
input clk,
output [DATA_WIDTH-1:0] q
);

reg [DATA_WIDTH-1:0] ram [2*ADDR_WIDTH-1: