BRAM与URAM在verilog设计中的应用

在verilog设计过程中，应尽可能思考ram的底层硬件配置，避免导致ram资源浪费。

BRAM概述

Xilinx7系列FPGA中的块RAM可存储36 Kb的数据，可以配置为两个独立的18 Kb RAM或一个36 Kb RAM。在简单双端口模式下，每个36 Kb块RAM可以配置为64K x 1（与相邻的36 Kb块内存级联时）、32K x 1、16K x 2、8K x 4、4K x 9、2K x 18、1K x 36或512 x 72。在简单双端口模式下，每个18 Kb块RAM可以配置为16K x 1、8K x2、4K x 4、2K x 9、1K x 18或512 x 36。

拼大容量存储单元

xilinx UltraScale包含uram资源

其特点 4k x 72 ，深度和位宽固定

localparam CELL_URAM_DATA_WIDTH = 72 ;

localparam CELL_URAM_ADDR_WIDTH = 12 ;//4K

实现框图

如果考虑可扩展性，bram的位宽在设计考虑成72bit，之后拓展为uram时直接替换，也能够带来更好的资源利用率。