在FPGA和CPLD的设计中,Fanout更多的是会给时序造成一些负面影响。作为半定制的芯片,FPGA和CPLD内部信号的驱动能力是在出厂的时候就得到保证的。也就是说对FPGA/CPLD的内部信号来说,理论上一个寄存器信号的输出负载是可以无限大的。负载越多,在FPGA/CPLD布局的时候分布的越分散,同一个输出到达每个负载的延时差(SKEW)也就越大。就会出现有些路径的延时超出了我们的期望范围,而且不可调和。
时序优化之一
最新推荐文章于 2024-08-10 18:01:22 发布
在FPGA和CPLD的设计中,Fanout更多的是会给时序造成一些负面影响。作为半定制的芯片,FPGA和CPLD内部信号的驱动能力是在出厂的时候就得到保证的。也就是说对FPGA/CPLD的内部信号来说,理论上一个寄存器信号的输出负载是可以无限大的。负载越多,在FPGA/CPLD布局的时候分布的越分散,同一个输出到达每个负载的延时差(SKEW)也就越大。就会出现有些路径的延时超出了我们的期望范围,而且不可调和。