verilog中沿提取电路意义和实现

[学习这篇文章后记录的]
https://blog.csdn.net/CrazyUncle/article/details/89218078

沿提取电路就是检测输入信号的上升沿和下降沿。

实现方法： 在always块的敏感信号列表中可以使用posedge和negedge来检测上升沿和下降沿，但是在always块内部就无法使用posedge和negedge了（因为这两个只能用在always敏感信号列表和testbench中）。
实现边沿检测需要采用两级寄存器，第二级寄存器锁存住某个时钟上升沿到来时输入信号的电平，一级寄存器锁存住下一个时钟上升沿到来时输入信号的电平，如果两个寄存器锁存住的电平信号不同，就说明检测到了边沿，具体是上升沿还是下降沿可以通过组合逻辑来实现。 代码和综合出的RTL图如下：

module catchedge(
  input clk,//时钟
  input rst_n,//复位
  input ori_signal,//输入信号
  output pos_edge,//提取的上升沿
  output neg_edge//提取的下降沿
);


reg delay1;//一级寄存器
reg delay2;//二级寄存器

always @(posedge clk or negedge rst_n )
begin
    if(rst_n==1'b0)//复位操作
      begin 
      delay1<=1'b0;
      delay2<=1'b0;
      end
    else
      begin
      delay1<=ori_signal;//第一个时钟上升沿，输入信号电平锁存到一级寄存器中
      delay2<=delay1;//第二个时钟上升沿，锁存在一级寄存器中的信号进入二级寄存器中，一级寄存器读取新的输入电平，也就是说第二个时钟上升沿，二级寄存器中锁存的是第一个时钟上升沿的输入信号电平，一级寄存器中锁存的是第二个时钟上升沿的输入信号电平
    end
end

assign pos_edge = delay1 & ~delay2;//如果二级寄存器中的电平为低，一级寄存器电平为高，说明电平由低到高，提取上升沿
assign neg_edge = delay2 & ~delay1;//下降沿提取电路


endmodule

但是采用这种电路存在一定风险，当输入信号为异步信号时，有可能产生亚稳态输出。

具体问题如下:当输入信号为异步信号时，如果输入信号的变化刚好发生在clk时钟建立时间和保持时间以内，那么第一级寄存器的输出就会进入亚稳态（指触发器无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上，在这个期间，触发器输出一些中间级电平，或者可能处于振荡状态）。第一级寄存器的亚稳态会穿递给pos_edge和neg_edge信号，从而导致整个电路崩溃。
为了避免这种状态的发生，在进行异步信号边沿提取时应该先将异步信号同步化，一般采用多加一级寄存器的方法来先锁存住输入信号电平，等待下一个时钟沿再开始进行边沿提取，从而减小亚稳态发生的概率。

参考：https://blog.csdn.net/CrazyUncle/article/details/89218078
图中pulse信号的改变刚好发生在clk建立时间和保持时间之内，因而第一级寄存器的输出pulse_r1可能会进入亚稳态，图中Tco为第一级寄存器pulse_r1的状态建立时间，一般情况下，亚稳态的决断时间不会超过一个时钟周期，因而在下一个时钟上升沿到来前，pulse_r1已经稳定下来（可能稳定到0也可能稳定到1），这样第二级寄存器就会采集到一个稳定的状态，从而把亚稳态限制在第二级寄存器之前。

module edge_cap
(
    input clk, rst_n,
    input pulse,
    
    output pos_edge,
    output neg_edge
    
);
reg pulse_r1, pulse_r2, pulse_r3;

always @ (posedge clk or negedge rst_n)
if(!rst_n) 
    begin
    pulse_r1 <= 1'b0;
    pulse_r2 <= 1'b0;
    pulse_r3 <= 1'b0;
    end
else 
    begin
    pulse_r1 <= pulse;
    pulse_r2 <= pulse_r1;
    pulse_r3 <= pulse_r2;
    end
    
assign pos_edge = (pulse_r2 && ~pulse_r3) ?1:0;
assign neg_edge = (~pulse_r2 && pulse_r3) ?1:0; 


endmodule