上升沿下降沿检测电路verilog及RTL仿真


module edge_d(
    clk    ,
    rst_n  ,
    signal,
    //其他信号,举例dout
    pos_e,
    neg_e
    );
    //输入信号定义
    input               clk    ;
    input               rst_n  ;
    input               signal;
    //输出信号定义
    output   pos_e   ;
    output   neg_e   ;

 

    //中间信号定义
    reg                 buffer1;
    reg                 buffer2;


    //时序逻辑写法
    always@(posedge clk or negedge rst_n)begin
        if(rst_n==1'b0)begin
            buffer1<=0;
            buffer2<=0;
        end
        else begin
            buffer1<=signal;
            buffer2<=buffer1;
        end
    end
    assign pos_e=~buffer1&&buffer2;
    assign neg_e=buffer1&&~buffer2;
endmodule

tb

`timescale 1 ns/1 ns

module testbench_name;

//时钟和复位
reg clk  ;
reg rst_n;

//uut的输入信号
 
reg       signal  ;
 

    //uut的输出信号
    wire      neg_e ;
    wire  pos_e  ;
     

        //时钟周期,单位为ns,可在此修改时钟周期。
        parameter CYCLE    = 20;

        //复位时间,此时表示复位3个时钟周期的时间。
        parameter RST_TIME = 3 ;

        //待测试的模块例化
 
     edge_d U1(
        .clk         ( clk      )   ,
        .rst_n       ( rst_n    )   ,
        .signal      ( signal   )  ,
        .pos_e       ( pos_e    ) ,
        .neg_e       ( neg_e    )
       );             

            //生成本地时钟50M
            initial begin
                clk = 0;
                forever
                #(CYCLE/2)
                clk=~clk;
            end

            //产生复位信号
            initial begin
                rst_n = 1;
                #2;
                rst_n = 0;
                #(CYCLE*RST_TIME);
                rst_n = 1;
            end

            //输入信号din0赋值方式
            initial begin
                #1;
                //赋初值
                signal = 0;
                #(10*CYCLE);
                signal = 1;
                #(3*CYCLE);
                signal = 0;
                #(2*CYCLE);
                signal = 1;
                #(5*CYCLE);
                signal = 0;
                #(4.5*CYCLE);  
                signal = 1;    
                #(5*CYCLE);    
                signal = 0;    
                #(4*CYCLE);                                  
            end
                //开始赋值

 
endmodule

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ref
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边沿检测电路verilog实现可以使用以下方法之一: 1. 上升沿检测方法:可以使用触发器和比较器来实现。当输入信号从低电平变为高电平时,触发器的输出状态会改变,从而检测上升沿。这个方法可以通过编写verilog代码来描述触发器和比较器的逻辑。 2. 双边沿检测方法:双边沿检测可以检测到信号的上升沿下降沿。同样可以使用触发器和比较器来实现,当输入信号从低电平变为高电平或从高电平变为低电平时,触发器的输出状态会改变,从而检测到边沿。这个方法也可以通过编写verilog代码来描述触发器和比较器的逻辑。 需要注意的是,边沿检测电路的设计思路是侧重于电路的设计,而不是代码的书写能力。可以根据具体的需求和电路设计原则来选择合适的方法实现边沿检测电路。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* [边沿检测上升沿检测下降沿检测、双边沿检测-verilog代码-Testbench-RTL电路图-仿真结果)](https://download.csdn.net/download/Loudrs/87855942)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 33.333333333333336%"] - *2* [FPGA学习笔记二:输入电路的各种边沿检测(内含Verilog代码)](https://blog.csdn.net/m0_51272018/article/details/113662445)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 33.333333333333336%"] - *3* [FPGA基础学习——Verilog实现的边沿检测上升沿下降沿检测)及Modelsim仿真](https://blog.csdn.net/H19981118/article/details/112534176)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 33.333333333333336%"] [ .reference_list ]

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