集成电路模拟设计——【基于Serdes 应用的 串化/解串器 & 时钟数据恢复电路CDR（Cadence含参）】

本文内容摘要

  本文使用理想单元库和TSMC 28nm实现适用于串化/解串器和时钟数据恢复电路CDR，电路与仿真通过cadence软件及配套virtuoso实现：

1. 利用理想单元完成全速树形串化器、半速树形串化器、全速移位寄存器串化器，半速多级树形解串器电路及其仿真测试
2. 利用TSMC 28nm工艺完成成：
   1、PLL型CDR：包括压控振荡器VCO、分频器DIV、电荷泵CP、鉴频鉴相器PFD、环路滤波器LP、锁定检测电路、脉宽拓展电路等
   2、Bang-Bang型CDR：半速率 Bang-Bang 鉴相器、对称异或门、V/I 转换器、正交 LC 压控振荡器电路等
   3、PS/PI型CDR电路：PS电路设计、PI电路设计、CML到CMOS电路等

背景

  摩尔定律（Moore’s Law）预测的IC上所集成的晶体管数目每两年就翻一番成为可能。根据Rent定律，所需的芯片I/O引脚数量也需要相应地增长, 尤其在近些年，越来越多的全球互联网用户，要求更快的通信和更丰富的媒体内容, 基本上每两年总的I/O带宽就会提高一倍。
  在高速有线接口中，基于SerDes（Serializer/Desrializer）的串行接口技术具有更少引脚数，更小面积和更高速率等优势。
  在高速串行链路中用SerDes来实现数据的发送和接收，其中串化/解串器和时钟数据恢复电路（CDR）是接收机（Receiver, Rx）中最主要的部分之一。

串化/解串器

全速树形串化器

  树形级联串化器是将 2mux1 的并串转换单元以 1 : 2 : 4 : … :2^n的比例级联以实现多路并行信号串化的功能。每一个 2mux1 并串转换单元的电路图如下图中右上角框图内所示，由正相触发器、反相锁存器以及二选一选择器组成。

半速树形串化器

  修改设计4mux1的半速树形串化器电路结构如下图所示。Half-rate架构消除了最后输出级的高速时钟