VCS常用编译选项

vcs        -sverilog        //允许sv拓展编译  

             -full64            //以64位编译设计，创建64位可执行文件用于64位下的模拟

             +v2k              //编译支持Verilog2001语法

             -f  filename        //RTL文件列表

             -o xxx                      //指定编译后生成的文件名，默认simv

             -l xxx                       //编译后生成的日志

             +vcs+vcdplusion        //用于生成DVE可打开的vpd，名称为vcdplus.vpd

             -debug_all     //使能所有的debug调试功能

             -debug_pp     //功能同上，但更节约资源

             -debug           //使能DVE、Verdi调试

             -timescale    （time_unit/time_precision）    //指定时间精度

             -ntb_opts     (keywords)        //常用参数uvm，加载uvm库

             -cm        line|cond|fsm|tgl|branch|assert     //覆盖率命令  行|条件|状态机|01跳变|路径|断言

             -cm_name xxx         //生成覆盖率的名字 //覆盖率命令的三个选项需存在编译与仿真

             -cm_dir xxx             //指定覆盖率放置路径