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Verilog基本电路设计之一（单bit跨时钟域同步） - 数字IC设计讨论(IC前端|FPGA|ASIC) - EETOP 创芯网论坛 (原名：电子顶级开发网) -Verilog基本电路设计之二（时钟无缝切换） - 数字IC设计讨论(IC前端|FPGA|ASIC) - EETOP 创芯网论坛 (原名：电子顶级开发网) -Verilog基本电路设计之三（异步FIFO） - 数字IC设计讨论(IC前端|FPGA|ASIC) - EETOP 创芯网论坛 (原名：电子顶级开发网) -Verilog基本电路设计之四
2024-07-02 13:33:22
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转载 SystemVerilog 芯片验证书单
Mentor的验证方法学团队出一本电子书，放在Mentor的Verification Academy上，介绍UVM/OVM挺全面的一本书，附有大量代码（绝对量大管饱），而且后面附录有详细guideline，的确可以当代码的cookbook来用。比较新的一本书，将UVM讲解得比较全面，有大量的代码和图表，连IEEE 1800.2和UVM 1.2的差异点feature都特意标注了出来，里面很多example都跟实际复杂工程很贴切，唯一的缺点估计只是份量有点足，可以从入门一直用到进阶的一本书。
2024-06-26 15:01:47
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转载 VCS+Verdi联合仿真教程
VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。
2024-06-25 14:37:59
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转载 VC Spyglass CDC跨时钟错误
图5-1 所示为亚稳态的案例，F1是clk_A时钟域的寄存器，F2是clk_B时钟域的寄存器，clk_A和clk_B是异步时钟，寄存器F1的输出信号A发生跳变的时刻有可能与clk_B的上升沿发生重叠，此时对寄存器F2来说，在setup-hold time时间区间内，输入A没有保持稳定，因此寄存器F2输出的B是不确定状态，这就是亚稳态。例如下图7-29和7-28中，x和y的组合（x，y）在同步前只有（1,1）和（0,0）的组合，在同步后出现了（1,0）的组合，还有可能出现（0，1）组合。后期我们会持续更新。
2024-06-20 09:35:50
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转载 VC Spyglass CDC(一）CDC与亚稳态、亚稳态电路的分类
Synopsys Verification Continuum的静态验证平台包含了VC LPVC formal三种静态检查工具。Spyglass原是Atrenta旗下的静态检查工具，占据CDC/RDC sign-off工具的大部分市场份额。后来Synopsys收购了Atrenta，整合Spyglass推出了。
2024-06-20 09:13:37
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转载 Why FF has Setup & Hold time
当CK为0即低电平时，master FF处于透明状态，D数据通过master FF，而此时slave FF处于阻断状态，维持Q端数据不变，master FF锁定D的过程中，D必须保持不变，这样master FF所存的数据才是可靠的，可知的，那么这段电平由低变高之前，D通过master FF的时间就是setup time吗？当CK为高电平时，TG1打开，TG2关闭，D端数据通过TG1，到达TG2的输入端，而TG2处于关闭状态，Q端数据直接来自于TG1的输出，即D=Q，数据传输需要经过TG1，N2和N3。
2024-06-19 16:51:38
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转载 时序分析基础（Slack、Setup、Hold、Jitter、Skew、亚稳态）异步复位，同步释放
若Setup Slack為正，表示Data Required Time在Data Arrival Time之後，所以一定滿足Setup Time，反之若Setup Slack為負，則表示Data Arrival Time在Data Required Time之後，所以一定無法滿足Setup Time。如果前级驱动够强劲，电路就能按照趋势变化下去，一定时间后该点的值就会变化为“正确值”，如果驱动不够强劲，电路就会恢复之前的值，最终得到何值是不可控的，所以我们要避免亚稳态。但这种信号并不存在。
2024-06-19 15:40:56
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转载 数字电路复位信号设计（异步复位、同步释放）笔记详解
是在第二个触发沿到来时，前一级亚稳态输出已经稳定且稳定为高电平情况下的时序，如果在第二个触发沿到来时，前一级输出的亚稳态还未达到稳定，则电路还是处于亚稳态状态（概率不大），所以两级触发器电路并不能完全消除亚稳态问题，但是可以极大改善亚稳态。由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。异步复位，同步释放就是指在复位信号到来的时候不受时钟信号的同步，而是在复位信号释放的时候受到时钟信号的同步。
2024-06-19 15:16:37
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转载 异步复位同步释放
所谓异步复位同步释放，就是在rst_n信号为低时，立刻进行复位，即复位信号与时钟相互独立；当reset信号为active的时候，寄存器在下一个时钟沿到来之后被复位，时钟沿到来之前寄存器还是保持其之前的值。在resetn释放时，两个DFF的recovery/removal可能都出现不满足的情况，当reset信号为active的时候，寄存器立刻被复位，与时钟沿到来与否没有关系。对一个芯片来说，复位的主要目的是使芯片电路进入一个已知的，确定的状态。在一般情况下，芯片中的每个触发器都应该是可复位的.
2024-06-18 16:14:40
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转载 异步复位同步释放（Synchronized Asynchronous Reset）
复位信号的操作（无论是复位还是释放）如果在时钟的recovery time和removal time之间的时间窗口内，都会产生亚稳态。异步复位信号一般会持续相对。
2024-06-18 16:11:16
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原创 理解异步复位，同步释放 ?
异步复位，同步释放是一种常见且有效的复位策略，适用于需要快速复位和稳定恢复的场景。通过异步复位实现快速响应，通过同步释放确保系统的稳定性和同步性，能够有效避免复位解除时的亚稳态问题，提高系统的可靠性。
2024-06-18 15:59:14
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转载 SoC中RDC的问题以及解决方法
在同步设计中，即使数据路径在相同的时钟域中，如果源寄存器的复位与目标寄存器的复位不同，这将创建异步交叉路径，并导致目标寄存器处的亚稳定性。例如，如果源触发器由于其异步复位断言而异步转换到复位状态，并且目标触发器处于正常状态，则目标触发器的输入可能会在该触发器的建立或保持窗口内变化，从而导致亚稳态。在某些设计中，复位必须由一组内部条件产生。在SoC中，全局芯片复位功能用于组合软件或硬件生成的集成电路中的各种复位源，包括：上电复位（POR），低压检测复位，看门狗超时复位，调试复位，软件复位和损耗时钟复位等。
2024-06-18 15:28:00
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原创 CDC以及RDC检查
在数字电路设计中，CDC（Clock Domain Crossing）和RDC（Reset Domain Crossing）是两个重要的检查步骤，用于确保信号在不同时钟域或复位域之间传递时的正确性和稳定性。这些检查帮助设计人员识别和解决由于跨域传输而可能引起的亚稳态和同步性问题。
2024-06-18 14:48:28
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原创 @符号在DC等过滤器表达式中的用途
在TCL脚本中，特别是在使用电子设计自动化（EDA）工具（如Synopsys Design Compiler、Cadence Innovus等）时，符号在过滤器表达式中有特定的用途。
2024-06-17 15:56:14
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原创 PMOS、NMOS、CMOS晶体管
PMOS：低噪声、高阈值电压、低功耗，但速度较慢、导通电阻高。NMOS：速度快、导通电阻低、高驱动能力，但高噪声、可能有较高的静态功耗。PMOS 和 NMOS 各有优缺点，但在 CMOS 技术中，两者互补工作，可以实现高性能、低功耗和高噪声容限的电路设计。这种互补特性使得 CMOS 成为现代集成电路设计的主流技术。
2024-06-06 15:17:05
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原创 tcl脚本语言之regexp中转义字符\用法
在 Tcl 脚本的正则表达式中，反斜杠（）用于转义元字符和表示特殊字符。这使得正则表达式在匹配复杂模式时变得非常强大和灵活。
2024-06-06 10:15:24
834
原创 tcl脚本中glob匹配目录
glob命令在 Tcl 中是一个强大的工具，可以用于匹配文件和目录。通过结合使用通配符和命令，可以有效地筛选出需要的目录。此外，递归函数可以帮助获取所有子目录。
2024-06-06 10:05:19
550
原创 recovery time和removal time时序图理解
在时序分析中，和是与异步复位和异步置位信号相关的两个重要参数。它们用于确保复位或置位信号不会干扰时序路径的正确工作。
2024-06-04 11:58:40
631
转载 vc_static spyglass lint cdc rdc check summary
异步fifo中，因为fifo的读写指针涉及到跨时钟域的同步，而且是多比特，为了避免出现聚合问题（同一个信号的不同比特位可能因为走线延时不一致，在目标时钟域即使经过同步器也会采到非理想值，汇聚在组合逻辑处可能会产生glitch），需要将异步fifo的读写指针用格雷码进行编码。握手的原理：慢时钟域采快时钟域的数据，很可能漏采。多个控制信号有固定的时钟相位差（即不是同时有效，但相隔多个clk有效是固定的），这时最好的处理办法是对一个控制信号进行跨时钟域处理，另一个控制信号则在目标时钟域中产生。
2024-06-04 10:17:44
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转载 VC SPYGLASS——RDC Verification
电路处理过的，复位释放导致的亚稳态不存在， 主要是reset assertion时刻带来的亚稳态。每个模块的复位信号不一样，信号在跨异步复位域传输就会出现亚稳态的问题。2. 没有声明的soft reset(由reset控制，由dff q输出，经过组合逻辑，输入给其他dff作为reset),建议soft reset 显示定义出来。默认情况下，D-Q的reset传递是disable的，要设置才可以接收到原来的rst的，不设的话是没有reset传递的。1.当复位信号相同时，不存在RDC问题。
2024-06-04 10:15:02
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转载 超详细WaveDrom教程，时序图绘制利器
没想到上一篇发出去，前几个小时竟然基本没人看，是我写得太晦涩了吗，这篇介绍个简单但是相当好用的软件WaveDrom，可以非常方便的绘制，简直是数字人的福音啦！P.S. 照这个速度，也不知道多久能把Basic库中的模块学习完毕哇_(:з)∠)_（已经忘记了是这周第几躺了）。
2024-06-03 17:00:19
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原创 反相器（inverter)和缓冲器（buffer)---附加与非门原理图
下面是对反相器（Inverter）和缓冲器（Buffer）从面积、驱动能力、时序等多个角度的详细对比，列出的是一般情况下的比较，具体情况可能会受到工艺节点、设计库和特定设计要求的影响。缓冲器（Buffer）是数字电路中常见的逻辑门之一，用于增强信号的驱动能力，而不改变信号的逻辑状态。如下图所示的CMOS反相器，由一个NMOS和PMOS组成，栅端gate相连作为输入端Vin，漏端相连作为输出端Vout，NMOS的源端接地，PMOS的源端接电源VDD.与反相器不同，缓冲器的输出与输入保持相同的逻辑状态。
2024-05-30 15:53:39
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原创 DC综合时set_wire_load_mode
在 DC 综合（Design Compiler synthesis）中，命令用于指定如何考虑互连线的负载。不同的选项影响综合工具在评估信号传播延迟和路径时的处理方式。理解这些选项的作用有助于选择合适的模式，从而在性能和设计复杂性之间取得平衡。
2024-05-29 16:08:02
538
原创 tcl脚本语言之append和lappend区别---附加concat应用
append: 用于字符串操作，将多个字符串拼接到一个变量的当前值后面。lappend: 用于列表操作，将多个元素追加到一个列表的末尾。concat: 用于连接多个列表，将它们合并成一个新的列表，结果是一个扁平的列表。
2024-05-29 11:37:04
767
原创 tcl脚本语言之switch语句用法示例
在Tcl中，switch语句非常强大，可以处理字符串匹配和模式匹配。我们将详细说明如何使用字符串匹配以及三种模式匹配（-exact-glob-regexp），并举多个例子进行说明。
2024-05-24 11:01:15
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原创 数字电路时序图绘制软件WaveDrom Editor
在芯片设计中，经常会画时序图，下面介绍网页版软件WaveDrom Editor。软件右下角可保存成png等格式。
2024-05-16 11:42:07
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原创 Microsoft Word中目录无法显示4级标题之解决办法
2、进入 引用->目录-> 自定义目录 ，将显示级别改为4或者需要显示的级别。1、确保在 引用->目录 下已创建目录。
2024-05-15 09:51:19
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空空如也
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