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RSS订阅原创 two port和dual port ram
具有两个端口，分别用于读和写操作，同时执行一个读和一个写，适用于需要同时进行读写但不需要高并发操作的场景。：具有两个独立端口，支持任意组合的读写操作，适用于需要高并发访问或多核、多任务环境。
2024-09-23 17:38:48
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原创 RAM Mux 和 RAM Bank
是指 RAM 中的多路复用器（Multiplexer）的宽度，描述了RAM 的数据路径和 I/O 数据路径之间的关系。多路复用器是一种硬件组件，用于选择不同数据路径中的数据。它决定了在同一个时钟周期内每个 I/O 端口可以访问多少数据。是指将 RAM 存储器分成多个独立的块，每个块称为一个“Bank”。每个 Bank 是一个独立的存储区域，通常可以同时进行读写操作。
2024-09-23 17:36:57
608
原创 特殊的sdc设置
DDR（Double Data Rate）接口：输入数据在时钟的上升沿和下降沿同时传输，因此需要对时钟的上升沿和下降沿分别设置输入延迟。，工具会自动认为输入信号的延迟是相对于时钟的上升沿。假设设计中有一个输入端口。的下降沿，并且延迟时间为 2ns。输入信号的延迟是相对于时钟。默认情况下是基于时钟的。
2024-09-19 16:07:38
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原创 create_generated_clock加-combinational
指定这种类型的generated_clock的source latency只包括主时钟通过组合逻辑传播的路径。，而不会包含任何经过时序元件（如触发器或锁存器）或其他派生时钟的路径。
2024-09-18 16:07:15
156
原创 欢迎大家评论讨论set_input_transition对path delay的影响
个人理解，经过多级组合逻辑后到达一个时序逻辑（例如触发器或寄存器），值对于后续reg2reg路径的影响是有限的，但仍然存在。
2024-09-04 16:48:00
359
原创 Verdi中快速查找define宏定义及其active/inactive状态
用macro utility中的三个工具分别打印报告（各自针对不同的宏）。生成的log文件中会显示宏定义的使用情况。打开verdi后 通过 菜单栏tools -> vc apps toolbox。
2024-08-26 11:11:46
223
原创 git restore对工作区及暂存区文件的影响
仅修改工作区，将工作区的文件恢复到暂存区中的状态。影响：工作区中的更改会被覆盖，恢复为暂存区的状态。：默认情况下，修改工作区和暂存区，将它们恢复到最新提交中的状态。影响：工作区和暂存区都会被覆盖，文件内容恢复为最新提交的版本。：仅修改暂存区，将暂存区的文件恢复到最新提交中的状态。影响：暂存区中的文件会被恢复到最新提交的状态，工作区的文件不会受到影响。通过这些命令和选项，你可以灵活地管理文件的不同版本，确保工作区和暂存区的状态符合你的需求。
2024-08-23 17:25:49
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原创 DC save_upf时，为什么set_voltage的命令不会保存
命令设置的电压信息是设计约束的一部分，不属于 UPF 文件描述的内容。因此，使用save_upf命令时不会将其保存。要保存电压设置，建议将这些信息记录在 SDC 文件中，或使用其他脚本来管理电压设置。
2024-08-09 09:59:58
468
转载 STA：SRAM中min_period的由来
首先，min_pulse_width, 是检查时序逻辑中clock信号的高电平与低电平的宽度是否超过了规定的最窄宽度。对于这个check，是不能够忽略的。理论上必须fix。但是由于在signoff是会加一些derating，uncertainty， 以及各种corner，因为存在一定的margin，所以，如果有违例，但是芯片回来却没有问题，也不必惊讶，那是因为这些违例尚在margin的覆盖范围之内。强烈建议不要带着mpw违例进行signoff，而如果必须如此，需谨慎评估风险。
2024-08-02 14:00:14
67
原创 DC综合时set_ideal_network -no_propagate
在Design Compiler (DC) 综合过程中，命令用于指定理想网络（ideal network），这些网络通常不会被综合工具修改。这些网络的延迟和负载被忽略，从而简化了综合过程。
2024-07-30 15:23:19
578
转载 Fusion Compiler 中对宏单元Macro的优化方法（一） —— set_skew_macros
举个简单的例子，比如input paths的时序比较差，那么工具会通过preppone input Regs或者postpone macros的方式去优化input paths 的时序。因此，后续的CCD skew computation在优化outer paths的时候可能会对input registers和output registers的skew value进行改变，从而影响了对macro bank的优化。2.工具在优化input paths的同时，不会以损害output paths的时序为代价。
2024-07-26 14:55:09
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原创 set_clock_groups -physically_exclusive 和-asynchronous是否有必要同时设置
在SDC（Synopsys Design Constraints）约束中，和是用来定义时钟组之间的关系的。：指定一组时钟是物理上互斥的，即这些时钟不能同时活动。这在设计中有物理约束的场景中使用，例如在一些功耗管理策略中，不同的电源域中的时钟可能是互斥的。：指定一组时钟是异步的，即这些时钟之间没有时序关系，时序分析工具不需要分析这些时钟之间的路径。这通常用于不同时钟域之间的约束，明确告诉时序分析工具不需要跨时钟域的时序分析。
2024-07-26 10:07:25
704
原创 TSMC常见工艺库中7t/9t track的选择
在TSMC的工艺库中，"7T" 和 "9T" 是指标准单元库的轨道（track）数。轨道数（track count）通常是指每个单元的高度，这个高度决定了布线资源的密度和灵活性。不过，需要注意的是，9T库通常会占用更多的芯片面积，设计成本也会相应增加。因此，选择合适的单元库需要在性能、面积和功耗之间找到平衡。
2024-07-25 15:05:03
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原创 IC数字前端设计需要具备的技能
成为一名优秀的数字前端设计工程师，需要综合掌握技术技能、理论基础、工具使用以及软技能，并通过实践经验不断提升自己。这些技能不仅帮助你在设计工作中高效且精准地完成任务，还能在团队合作和项目管理中发挥重要作用。
2024-07-24 11:48:28
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原创 verilog基本电路精选
Verilog基本电路设计之一（单bit跨时钟域同步） - 数字IC设计讨论(IC前端|FPGA|ASIC) - EETOP 创芯网论坛 (原名：电子顶级开发网) -Verilog基本电路设计之二（时钟无缝切换） - 数字IC设计讨论(IC前端|FPGA|ASIC) - EETOP 创芯网论坛 (原名：电子顶级开发网) -Verilog基本电路设计之三（异步FIFO） - 数字IC设计讨论(IC前端|FPGA|ASIC) - EETOP 创芯网论坛 (原名：电子顶级开发网) -Verilog基本电路设计之四
2024-07-02 13:33:22
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转载 SystemVerilog 芯片验证书单
Mentor的验证方法学团队出一本电子书，放在Mentor的Verification Academy上，介绍UVM/OVM挺全面的一本书，附有大量代码（绝对量大管饱），而且后面附录有详细guideline，的确可以当代码的cookbook来用。比较新的一本书，将UVM讲解得比较全面，有大量的代码和图表，连IEEE 1800.2和UVM 1.2的差异点feature都特意标注了出来，里面很多example都跟实际复杂工程很贴切，唯一的缺点估计只是份量有点足，可以从入门一直用到进阶的一本书。
2024-06-26 15:01:47
176
转载 VCS+Verdi联合仿真教程
VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。
2024-06-25 14:37:59
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转载 VC Spyglass CDC跨时钟错误
图5-1 所示为亚稳态的案例，F1是clk_A时钟域的寄存器，F2是clk_B时钟域的寄存器，clk_A和clk_B是异步时钟，寄存器F1的输出信号A发生跳变的时刻有可能与clk_B的上升沿发生重叠，此时对寄存器F2来说，在setup-hold time时间区间内，输入A没有保持稳定，因此寄存器F2输出的B是不确定状态，这就是亚稳态。例如下图7-29和7-28中，x和y的组合（x，y）在同步前只有（1,1）和（0,0）的组合，在同步后出现了（1,0）的组合，还有可能出现（0，1）组合。后期我们会持续更新。
2024-06-20 09:35:50
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转载 VC Spyglass CDC(一）CDC与亚稳态、亚稳态电路的分类
Synopsys Verification Continuum的静态验证平台包含了VC LPVC formal三种静态检查工具。Spyglass原是Atrenta旗下的静态检查工具，占据CDC/RDC sign-off工具的大部分市场份额。后来Synopsys收购了Atrenta，整合Spyglass推出了。
2024-06-20 09:13:37
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转载 Why FF has Setup & Hold time
当CK为0即低电平时，master FF处于透明状态，D数据通过master FF，而此时slave FF处于阻断状态，维持Q端数据不变，master FF锁定D的过程中，D必须保持不变，这样master FF所存的数据才是可靠的，可知的，那么这段电平由低变高之前，D通过master FF的时间就是setup time吗？当CK为高电平时，TG1打开，TG2关闭，D端数据通过TG1，到达TG2的输入端，而TG2处于关闭状态，Q端数据直接来自于TG1的输出，即D=Q，数据传输需要经过TG1，N2和N3。
2024-06-19 16:51:38
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转载 时序分析基础（Slack、Setup、Hold、Jitter、Skew、亚稳态）异步复位，同步释放
若Setup Slack為正，表示Data Required Time在Data Arrival Time之後，所以一定滿足Setup Time，反之若Setup Slack為負，則表示Data Arrival Time在Data Required Time之後，所以一定無法滿足Setup Time。如果前级驱动够强劲，电路就能按照趋势变化下去，一定时间后该点的值就会变化为“正确值”，如果驱动不够强劲，电路就会恢复之前的值，最终得到何值是不可控的，所以我们要避免亚稳态。但这种信号并不存在。
2024-06-19 15:40:56
948
转载 数字电路复位信号设计（异步复位、同步释放）笔记详解
是在第二个触发沿到来时，前一级亚稳态输出已经稳定且稳定为高电平情况下的时序，如果在第二个触发沿到来时，前一级输出的亚稳态还未达到稳定，则电路还是处于亚稳态状态（概率不大），所以两级触发器电路并不能完全消除亚稳态问题，但是可以极大改善亚稳态。由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。异步复位，同步释放就是指在复位信号到来的时候不受时钟信号的同步，而是在复位信号释放的时候受到时钟信号的同步。
2024-06-19 15:16:37
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转载 异步复位同步释放
所谓异步复位同步释放，就是在rst_n信号为低时，立刻进行复位，即复位信号与时钟相互独立；当reset信号为active的时候，寄存器在下一个时钟沿到来之后被复位，时钟沿到来之前寄存器还是保持其之前的值。在resetn释放时，两个DFF的recovery/removal可能都出现不满足的情况，当reset信号为active的时候，寄存器立刻被复位，与时钟沿到来与否没有关系。对一个芯片来说，复位的主要目的是使芯片电路进入一个已知的，确定的状态。在一般情况下，芯片中的每个触发器都应该是可复位的.
2024-06-18 16:14:40
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转载 异步复位同步释放（Synchronized Asynchronous Reset）
复位信号的操作（无论是复位还是释放）如果在时钟的recovery time和removal time之间的时间窗口内，都会产生亚稳态。异步复位信号一般会持续相对。
2024-06-18 16:11:16
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原创 理解异步复位，同步释放 ?
异步复位，同步释放是一种常见且有效的复位策略，适用于需要快速复位和稳定恢复的场景。通过异步复位实现快速响应，通过同步释放确保系统的稳定性和同步性，能够有效避免复位解除时的亚稳态问题，提高系统的可靠性。
2024-06-18 15:59:14
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转载 SoC中RDC的问题以及解决方法
在同步设计中，即使数据路径在相同的时钟域中，如果源寄存器的复位与目标寄存器的复位不同，这将创建异步交叉路径，并导致目标寄存器处的亚稳定性。例如，如果源触发器由于其异步复位断言而异步转换到复位状态，并且目标触发器处于正常状态，则目标触发器的输入可能会在该触发器的建立或保持窗口内变化，从而导致亚稳态。在某些设计中，复位必须由一组内部条件产生。在SoC中，全局芯片复位功能用于组合软件或硬件生成的集成电路中的各种复位源，包括：上电复位（POR），低压检测复位，看门狗超时复位，调试复位，软件复位和损耗时钟复位等。
2024-06-18 15:28:00
143
原创 CDC以及RDC检查
在数字电路设计中，CDC（Clock Domain Crossing）和RDC（Reset Domain Crossing）是两个重要的检查步骤，用于确保信号在不同时钟域或复位域之间传递时的正确性和稳定性。这些检查帮助设计人员识别和解决由于跨域传输而可能引起的亚稳态和同步性问题。
2024-06-18 14:48:28
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原创 @符号在DC等过滤器表达式中的用途
在TCL脚本中，特别是在使用电子设计自动化（EDA）工具（如Synopsys Design Compiler、Cadence Innovus等）时，符号在过滤器表达式中有特定的用途。
2024-06-17 15:56:14
678
原创 PMOS、NMOS、CMOS晶体管
PMOS：低噪声、高阈值电压、低功耗，但速度较慢、导通电阻高。NMOS：速度快、导通电阻低、高驱动能力，但高噪声、可能有较高的静态功耗。PMOS 和 NMOS 各有优缺点，但在 CMOS 技术中，两者互补工作，可以实现高性能、低功耗和高噪声容限的电路设计。这种互补特性使得 CMOS 成为现代集成电路设计的主流技术。
2024-06-06 15:17:05
1340
原创 tcl脚本语言之regexp中转义字符\用法
在 Tcl 脚本的正则表达式中，反斜杠（）用于转义元字符和表示特殊字符。这使得正则表达式在匹配复杂模式时变得非常强大和灵活。
2024-06-06 10:15:24
1120
原创 tcl脚本中glob匹配目录
glob命令在 Tcl 中是一个强大的工具，可以用于匹配文件和目录。通过结合使用通配符和命令，可以有效地筛选出需要的目录。此外，递归函数可以帮助获取所有子目录。
2024-06-06 10:05:19
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原创 recovery time和removal time时序图理解
在时序分析中，和是与异步复位和异步置位信号相关的两个重要参数。它们用于确保复位或置位信号不会干扰时序路径的正确工作。
2024-06-04 11:58:40
1545
空空如也
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