序列信号产生器的verilog HDL 设计

李锐博恩

于 2018-05-20 15:48:26 发布

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分类专栏： Verilog/FPGA 实用总结区文章标签：序列信号产生器

本文链接：https://blog.csdn.net/Reborn_Lee/article/details/80378670

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一、状态转移型的序列信号产生器的verilog HDL 设计

用一个不断循环的状态机，循环产生序列信号001011。过程过于简单，我就不画状态图了。

直接给出verilog HDL设计代码：

//有限状态机方式实现001011序列信号产生器  
module sequence_signal_fsm(clk, rst_n, dout);  
    input clk, rst_n;  
    output dout;  
    reg dout;  
    reg [2:0] pre_state, next_state;  
    parameter s0 = 3'b000, s1 = 3'b001, s2 = 3'b010,  
            s3 = 3'b011, s4 = 3'b100, s5 = 3'b101;  
    always @(posedge clk or negedge rst_n)  
        begin  
            if(rst_n == 0)  
                pre_state <= s0;  
            else  
                pre_state <= next_state;  
        end  
  
    always @(pre_state)  
        begin  
            case(pre_state)  
                s0:  
                    begin  
                        dout = 1'b0;  
                        next_state <= s1;  
                    end  
                s