【FPGA】单端口RAM的设计（同步读、同步写）

Single Port RAM  Synchronous Read/Write

这篇博文介绍单端口同步读写RAM，在之前的博文中，也介绍过类似的设计：【Verilog HDL 训练】第 13 天（存储器、SRAM）

在这篇博文中，与知识星球里的伙伴们交流，真是让我受益匪浅呀。

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单端口同步读写RAM的设计没什么可描述的，代码不麻烦，看起来最为清晰：

输入输出：

//--------------Input Ports----------------------- 
input                  clk         ;
input [ADDR_WIDTH-1:0] address     ;
input                  cs          ;
input                  we          ;
input                  oe          ; 

//--------------Inout Ports----------------------- 
inout [DATA_WIDTH-1:0]  data       ;

对RAM的读写相对于时钟clk同步，当输入条件（cs、we、oe）满足的情况下，对inout端口 data同步读写。

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给出Verilog HDL描述文件：

`timescale 1ns / 1ps
//
// Engineer: Jiashan L