硬件学习笔记--87 如何做PCB的阻抗匹配

        PCB阻抗匹配是高速数字电路和射频电路设计中最关键的技术之一。它确保了信号从源端到负载端传输时，能量能够最大效率地传递，而不会因反射导致信号失真。

下面我将从理论理解、设计流程、实现方法和注意事项四个方面，详细阐述如何做PCB阻抗匹配。

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一、 理论理解：为什么需要匹配？

1. 信号反射：当信号在传输线中传播，遇到阻抗不连续的点（例如，从源端到传输线，从传输线到负载端），一部分能量会继续传播，另一部分能量会像碰到镜子一样反射回去。

2. 后果：这些反射波与原始信号叠加，会造成：

   • 波形失真：过冲、下冲、振铃。

   • 时序错误：导致建立时间和保持时间违规。

   • 系统不稳定：在逻辑电路中产生误码，在射频电路中降低功率传输效率。

3. 匹配的目的：通过让源端阻抗（Zs）、传输线特征阻抗（Z0）和负载端阻抗（ZL）相等，从而消除反射，实现能量的完美传输。

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二、 设计流程：一步步实现匹配

步骤1：确定目标阻抗值

• 根据所使用的接口标准和芯片要求确定。常见标准值有：

  • 单端信号：50Ω, 75Ω

  • 差分信号：90Ω (USB, SATA), 100Ω (Ethernet, LVDS, HDMI, PCIe), 120Ω (RS-485)

• 这个信息通常在主控芯片/处理器和接口协议的数据手册或设计指南中明确给出。

步骤2：设计PCB叠层与计算线宽/间距

这是实现目标阻抗的物理基础。

1. 与PCB厂家沟通：在开始设计前，联系你的PCB制造商，获取他们最新、最准确的叠层结构方案。这包括：

   • 芯板和半固化片（PP）的型号（如FR-4, S1000H等）。

   • 每种材料的厚度（H1, H2）。

   • 每种材料的介电常数，并问清是Dk值。

   • 铜厚：通常有0.5oz（约17.5µm），1oz（约35µm）等。

2. 使用阻抗计算工具：

   • PCB厂商提供：最推荐的方式。大多数优秀的PCB厂都有在线阻抗计算器或会提供计算好的表格。

   • EDA软件内置：如Cadence Allegro的IPC2581 PCB Editor，Si9000等专业工具。

   • 第三方工具：如Polar Si9000（行业标准），ADS等。

3. 输入参数进行计算：

   • 目标阻抗：如50Ω。

   • 叠层结构：选择信号线所在的层。

   • 参考平面：指定信号线相邻的参考地/电源平面（这是形成可控阻抗的关键）。

   • 介质厚度：信号线到参考平面的距离（H1）。

   • 基板介电常数。

   • 铜厚。

   • 阻焊层：阻焊层（绿油）会降低阻抗，通常会使阻抗下降2-3Ω，高级工具可以将其纳入计算。

4. 获取结果：

   • 工具会计算出为达到目标阻抗所需的线宽。

   • 对于差分线，还会计算出线间距。

步骤3：在EDA软件中设置规则并布线

1. 创建阻抗约束规则：

   • 在Allegro, PADS等软件中，为需要阻抗控制的网络或差分对设置目标阻抗和公差（通常为±10%）。

2. 布线：

   • 使用软件计算出的线宽进行布线。

   • 对于差分对，确保等长、等距，并在整个路径上保持线间距一致。

3. 保持完整的参考平面：

   • 绝对禁止在信号线下方的高速信号参考平面上走线或挖空。参考平面的不连续是导致阻抗突变的主要原因。

   • 如果必须换层，确保在信号过孔附近放置接地过孔，为返回电流提供最短路径。

步骤4：在制造文件中注明要求

• 在发给PCB厂的Gerber文件和制造说明中，必须清晰注明：

  • 哪些层、哪些线需要做阻抗控制。

  • 目标阻抗值和公差（例如：L1层，线宽5mil，控制50Ω±10%）。

  • 差分对的目标阻抗和间距。

• PCB厂会根据他们的实际生产能力和材料，对你的设计进行微调（通常是调整线宽或介质厚度），并保证最终产品的阻抗在要求的范围内。

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三、 匹配拓扑与端接策略

除了通过PCB走线本身实现特征阻抗Z0外，还需要在源端和负载端进行“端接”匹配。

1. 串行端接（源端匹配）

• 方法：在驱动器的输出端串联一个电阻（Rs），使 Zs + Rs = Z0。

• 原理：吸收从负载端反射回来的信号，防止它再次反射。Rs通常靠近源端放置。

• 优点：功耗低，只在信号切换时消耗功率。

• 缺点：在负载端看到的信号是阶梯状的，在高频下会趋于完整。

• 适用场景：点对点拓扑，信号方向性强的场景（如时钟信号、芯片到芯片的地址/数据线）。这是最常用的数字电路匹配方法。

2. 并行端接（负载端匹配）

• 方法：在接收器的输入端，也就是传输线的末端，并联一个电阻到地（Rt），使 Rt = Z0。

• 原理：在传输线末端提供一个与Z0相等的阻抗，完全吸收信号能量，从而无反射。

• 优点：信号完整性好，在负载端能获得完整的电压幅值。

• 缺点：直流功耗大，因为电阻始终对地形成通路。

• 适用场景：多点分支拓扑（如总线），或对信号质量要求极高的场合。

3. 戴维宁端接（分压型并行端接）

• 方法：使用两个电阻（R1和R2）组成分压电路，并联在负载端。R1接电源，R2接地。等效阻抗 R1 // R2 = Z0。

• 优点：可以提供电平转换。

• 缺点：静态功耗大，且需要两个电阻。

4. AC并行端接

• 方法：通过一个电容串联一个电阻到地，R = Z0。电容隔直，消除了直流功耗。

• 适用场景：需要节省功耗的并行端接场合。

5. 差分对的端接

• 通常在接收端并联一个差分电阻，其值等于差分目标阻抗（如100Ω）。这个电阻有时会直接集成在接收芯片内部。

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四、 关键注意事项与总结

1. 参考平面是第一要务：没有完整、连续的参考地平面，一切阻抗控制都是空谈。

2. 叠层是基础：在项目初期就规划好叠层，并与PCB厂家确认。

3. 短线规则：当传输线长度小于信号上升/下降时间对应电气长度的1/6时（即 Len < Tr / (6*Tpd)），反射的影响可以忽略，此时可以不做严格的端接。但随着信号速率越来越高，这个情况越来越少。

4. 仿真验证：对于关键信号（如时钟、DDR、PCIe、USB等），必须使用SI（信号完整性）仿真工具（如HyperLynx, ADS）进行前仿真和后仿真，以验证匹配方案和PCB设计的正确性。

5. 端接电阻的位置：端接电阻必须尽可能靠近源端芯片（串行端接）或负载端芯片（并行端接）的管脚，否则引线电感会破坏匹配效果。

五、工作流总结

        确定目标阻抗 → 与板厂确认叠层 → 使用工具计算线宽/间距 → 在EDA软件中设置规则并布线 → 根据拓扑选择端接策略 → 在制造文件中注明要求 → 必要时进行SI仿真。