面向ASIC的逻辑综合

参考资料：

IBM公司的ASIC Products Application Note ASIC Design Methodology Primer
但是，只有前面的14页，其他的不可见。

简述：

用户实现自己的设计使用一个单个的硅片，通过把自己的功能映射到一组ASIC供应商预先定义好的、预先验证过的逻辑电路上面。这些电路以ASIC供应商提供的库的形式存在，可以在ASIC供应商提供的数据手册里面查询DataBook。这些电路包含着很多，最简单的功能，如反相器，与非门，与或门，触发器，锁存器，或者更加复杂的结构，比如静态存储阵列，加法器，计数器等等。

工艺优化：

工艺优化阶段使得设计从工艺无关变成了工艺有关，完成的是ASIC库的映射过程。优化过程可以被分成几个子阶段：逻辑综合；测试插入；时钟规划和插入；布局布线。

逻辑综合：

逻辑综合需要使用ASIC厂商提供的综合库。逻辑综合的过程中，综合工具做的事情是把设计拆分成最小的单元，在ASIC厂商提供的综合库里面搜索功能对应的电路，并使用ASIC厂商提供的电路实例化设计，给这个电路单元一个唯一的命名。那么，从ASIC厂商的综合库里面选择电路块替换原设计中的功能，它并不是一一对应的关系，经常会有很多电路块都可以满足要求，这个时候就需要用户提供自己的综合约束，来指导综合工具的选择。综合约束可以定义设计的性能、功耗、面积等目标。

逻辑综合阶段的输入是Verilog源文件，设计约束，ASIC厂商综合库；输出是门级网表，门级网表的形式有Verilog描述、EDIF格式描述、原理图格式描述。