远程FPGA虚拟实验平台用SystemVerilog HDL实现存储器

最新推荐文章于 2024-04-06 15:34:33 发布
最新推荐文章于 2024-04-06 15:34:33 发布
阅读量2.4k 收藏 20
点赞数 9
分类专栏： CPU实验作业 文章标签： systemverilog verilog
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/SDG_29/article/details/116998929
版权

远程FPGA虚拟实验平台用SystemVerilog HDL实现存储器

原理

实验材料

就是两个存储器，直接用。

实验内容·用ROM实现七段译码器

学习实验材料里的ROM，并用ROM的形式来写七段译码器ROM_SevenSegDecode，即令ROM的输入为四位数据，输出为八位的用来表示数码管的一串数字。

实验内容·用RAM实现寄存器堆

学习实验材料里的RAM，并用RAM的形式来写寄存器RegisterFile，即令RAM的输入为iWA, iRA1, iRA2, iWD而输出为oRD1, oRD2，再用数码管在virtualboard里显示。

源代码

实验材料·ROM

该实验材料基本照搬到实验内容，所以实验材料就不写了。

实验材料·RAM

VrtualBoard

/** The input port is replaced with an internal signal **/
wire reset  = PB[0];
wire clk    = PB[1];
wire [15:0] write_data  = S[15:0];//一个输入端口，16位数据位
wire [15:0] address = S[31:16];//16位地址位
wire write_enable = S[32];//使能
logic [15:0] read_data;//一个输出端口

/************* The logic of this experiment *************/
RAM #(.ADDRWIDTH(8), .DATAWIDTH(16)) mem(.iClk(clk), .iWR(write_enable), 
    .iAddress(address), .iWriteData(write_data), .oReadData(read_data));

/****** Internal signal assignment to output port *******/
assign HD[0] = read_data[3:0];
assign HD[1] = read_data[7:4];
assign HD[2] = read_data[11:8];
assign HD[3] = read_data[15:12];
assign HD[4] = address[3:0];
assign HD[5] = address[6:4];
// assign HD[6] = address[:];
// assign HD[7] = address[:];
assign L[0] = write_enable;//反正老师没有给实验面板，只能自己幻想一下大概是一堆七段数码管叭

RAM

module RAM
#(  parameter ADDRWIDTH = 6,
	  parameter DATAWIDTH = 32)
(
	input  wire iClk, iWR,
	input  wire [ADDRWIDTH-1:0] iAddress,//6位地址
  input  wire [DATAWIDTH-1:0] iWriteData,//32位输出数据
  output wire [DATAWIDTH-1:0] oReadData//32位输出数据
);
  localparam MEMDEPTH = 1<<ADDRWIDTH; //存储器的字数，为把1左移ADDRWIDTH位，也即b'100000，10位数64
  logic [DATAWIDTH-1:0] mem[0:MEMDEPTH-1];//数组容量64位，每个可以存8位的二进制，一个数组即一个寄存器
  logic [ADDRWIDTH-1:0] read_addr;//用来锁存读地址

  always_ff @(posedge iClk)
  begin
    read_addr <= iAddress;   //读地址锁存，编译器使用FPGA的RAM块生成存储器
    if (iWR)
      mem[iAddress] <= iWriteData;//往寄存器写入地址
  end
  assign oReadData = mem[read_addr]; //从寄存器读地址

  /* initial 为了调试方便可给存储器赋初值，调试成功后将其删除。
      $readmemh("init_data.txt",mem);  // 存储器内容定义在文件中。 */
endmodule

实验内容·用ROM实现七段译码器

VrtualBoard

`default_nettype none 
module VirtualBoard (
    input  logic  CLOCK,      // 10 MHz Input Clock 
    input  logic [19:0] PB,   // 20 Push Buttons, logical 1 when pressed
    input  logic [35:0] S,    // 36 Switches
    output logic [35:0] L,    // 36 LEDs, drive logical 1 to light up
    output logic  [7:0] SD7,  // 8 common anode Seven-segment Display
    output logic  [7:0] SD6,
    output logic  [7:0] SD5,
    output logic  [7:0] SD4,
    output logic  [7:0] SD3,
    output logic  [7:0] SD2,
    output logic  [7:0] SD1,
    output logic  [7:0] SD0
);
/** The input port is replaced with an internal signal **/
wire [3:0] hexData  = S[11:8];

/************* The logic of this experiment *************/
wire [7:0] segData;
ROM_SevenSegDecode ssdecode_inst(.iAddress(hexData), .oData(segData));//输入地址，输出数据

/****** Internal signal assignment to output port *******/
assign SD1 = segData;

改了模块名，其他照搬。

ROM_SevenSegDecode

module ROM_SevenSegDecode
#(  parameter ADDRWIDTH = 4,
	parameter DATAWIDTH = 8)
(
    input  logic [ADDRWIDTH-1:0] iAddress,//输入的地址
    output logic [DATAWIDTH-1:0] oData//输出的数据,8位可以得出是直接写成七段译码器的那个数字
);
    localparam MEMDEPTH = 1<<ADDRWIDTH;//存储器的字数，为把1左移ADDRWIDTH位，也即b'100000，10位数64
    logic [DATAWIDTH-1:0] mem[0:MEMDEPTH-1];//数组容量64位，每个可以存8位的二进制，一个数组即一个寄存器
    assign oData = mem[iAddress];

    initial begin//初始化存储器用来测试数据，实验中也需要这个来完成七段译码器
        //$readmemb("init_mem.txt",mem); //$readmemh是函数，如果文件中的数据是十六进制，用 $readmemh 
        // 也可以采用如下代码代替上面的readmemb，在实验内容里就是要用这种了，用mem数组来赋值
      mem[16'h0000] = 8'b11000000;
		mem[16'h0001] = 8'b11111001;
		mem[16'h0002] = 8'b10100100;
		mem[16'h0003] = 8'b10110000;
		mem[16'h0004] = 8'b10011001;
		mem[16'h0005] = 8'b10010010;
		mem[16'h0006] = 8'b10000010;
		mem[16'h0007] = 8'b11111000;
		mem[16'h0008] = 8'b10000000;
		mem[16'h0009] = 8'b10010000;
		mem[16'h000A] = 8'b10001000;
		mem[16'h000B] = 8'b10000011;
		mem[16'h000C] = 8'b11000110;
		mem[16'h000D] = 8'b10100001;
		mem[16'h000E] = 8'b10000110;
		mem[16'h000F] = 8'b10001110;   
    end
endmodule

实验内容·用RAM实现寄存器堆

VirtualBoard

`default_nettype none 
module VirtualBoard (
    input  logic  CLOCK,      // 10 MHz Input Clock 
    input  logic [19:0] PB,   // 20 Push Buttons, logical 1 when pressed
    input  logic [35:0] S,    // 36 Switches
    output logic [35:0] L,    // 36 LEDs, drive logical 1 to light up
    output logic  [7:0] SD7,  // 8 common anode Seven-segment Display
    output logic  [7:0] SD6,
    output logic  [7:0] SD5,
    output logic  [7:0] SD4,
    output logic  [7:0] SD3,
    output logic  [7:0] SD2,
    output logic  [7:0] SD1,
    output logic  [7:0] SD0
);
/********* Seven-segment decoder instantiation **********/
parameter ADDRWIDTH = 2;
parameter DATAWIDTH = 4;
logic [3:0] HD[7:0];  // 8 hexadecimal display 
SevenSegDecode ssdecode_inst7(.iData(HD[7]), .oSeg(SD7));
SevenSegDecode ssdecode_inst6(.iData(HD[6]), .oSeg(SD6));
SevenSegDecode ssdecode_inst5(.iData(HD[5]), .oSeg(SD5));
SevenSegDecode ssdecode_inst4(.iData(HD[4]), .oSeg(SD4));
SevenSegDecode ssdecode_inst3(.iData(HD[3]), .oSeg(SD3));
SevenSegDecode ssdecode_inst2(.iData(HD[2]), .oSeg(SD2));
SevenSegDecode ssdecode_inst1(.iData(HD[1]), .oSeg(SD1));
SevenSegDecode ssdecode_inst0(.iData(HD[0]), .oSeg(SD0));

/** The input port is replaced with an internal signal **/
wire clk    = PB[1];//根据寄存器堆的实验面板改一下输入的值
wire [DATAWIDTH-1:0] write_data  = S[11:8];
wire [ADDRWIDTH-1:0] address = S[5:4];
wire write_enable = S[6];
wire [ADDRWIDTH-1:0] read_address1 = S[1:0];
wire [ADDRWIDTH-1:0] read_address2 = S[3:2];
wire [DATAWIDTH-1:0] read_data1, read_data2;

/************* The logic of this experiment *************/
RegisterFile #(.ADDRWIDTH(ADDRWIDTH), .DATAWIDTH(DATAWIDTH)) mem(.Clk(clk), .iWE(write_enable), 
    .iWA(address), .iRA1(read_address1), .iRA2(read_address2), .iWD(write_data), .oRD1(read_data1), .oRD2(read_data2));//按照慕课里写的模块来写

/****** Internal signal assignment to output port *******/
assign HD[4] = read_data1;
assign HD[5] = read_data2;

endmodule

RAM(Register)

module RegisterFile
#(  parameter ADDRWIDTH = 5,
	  parameter DATAWIDTH = 32)
(
	input  logic Clk, 
	input  logic iWE,
	input  logic [ADDRWIDTH-1:0] iWA, iRA1, iRA2,
	input  logic [DATAWIDTH-1:0] iWD,
	output logic [DATAWIDTH-1:0] oRD1, oRD2
);
localparam MEMDEPTH = 1<<ADDRWIDTH; //存储器的字数 
logic [DATAWIDTH-1:0] mem[0:MEMDEPTH-1];
logic [ADDRWIDTH-1:0] read_addr1, read_addr2;

always_ff @(posedge Clk)
begin
	read_addr1 <= iRA1;   //读地址锁存，编译器使用FPGA的RAM块生成存储器
	read_addr2 <= iRA2;
	if (iWE && iWA!=0)//寄存器0不能写入数据
		mem[iWA] <= iWD;
end
assign oRD1 = mem[iRA1]; //输出
assign oRD2 = mem[iRA2]; 
initial begin//初始化寄存器0为0
      mem[5'b0] = 32'b0;
end
endmodule

测试/保存/提交

七段译码器的jvp去之前的实验里抓过来，这次实验数据回放记得直接提交，啥也别干就好，说实话前面的每一次也都是这样拿满分，离谱，这次终于在慕课提到了。

韭#菜菜子
关注
  • 9
    点赞
  • 踩
  • 20
    收藏
    觉得还不错? 一键收藏
  • 5
    评论
专栏目录
实验五——单周期MIPS处理器的设计与实现1
08-03
处理器的寄存器文件遵循异步读/同步写模式，且采用哈佛结构，即独立的指令存储器和数据存储器，指令存储器用ROM实现，数据存储器用RAM实现。设计的顶层模块MiniMIPS32_SYS连接了各个子模块，包括输入输出端口，以...
0 课程简介（计算机体系结构实验）1
08-04
实验涉及了从基础的数字逻辑到复杂的处理器架构，使用了Verilog和SystemVerilog语言进行硬件描述，并通过Xilinx公司的Vivado设计工具在NEXYS4 DDR开发板上进行实际操作。 首先，实验内容包括了32位MIPS处理器的三个...
远程FPGA虚拟实验平台用SystemVerilogHDL实现计数器和分频器 fpga开发.pdf
04-22
远程FPGA虚拟实验平台用SystemVerilogHDL实现计数器和分频器 fpga开发.pdf
从汇编、C语言为起点，十年FPGA开发设计经验总结
03-09 733
大学时代第一次接触FPGA至今已有10多年的时间，至今记得当初第一次在EDA实验平台上完成数字秒表、抢答器、密码锁等实验时那个兴奋劲。当时由于没有接触到HDL硬件描述语言，设计都是在MAX+plus II原理图环境下用74系列逻辑器件搭建起来的。后来读研究生，工作陆陆续续也用过Quartus II、FoundaTIon、ISE、Libero，并且学习了verilogHDL语言，学习的过程中也慢慢体
杭电FPGA远程实验平台Quartus II17.1——LCD屏图片移动
最新发布
m0_73702321的博客
04-06 317
本人就读杭州电子科技大学，基于杭电FPGA远程试验平台和Quartus II17.1软件，设计对LCD屏的图片移动控制程序。希望大家能与我交流改进。
【C/C++ & 汇编语言 & Verilog】越界截断——数据越界问题的多角度分析
X
02-23 2277
计算机是有容量限制的，因此，存储数据的大小是受限的，如果在某个过程中，数据大小超过了限度，多出来的部分，就会被计算机“截断”，从而造成数据丢失，在计算机体系结构的各个层级、各层级的各个阶段，都可能发生这种事情，设计者要尽可能避免这种问题。 但同时，辩证的角度来说，越界截断现象，也可以发挥积极作用，人类发明了补码，利用越界截断，使计算机能够将减法运算转换为加法运算，减少了很多麻烦。
opencore embedded_risc(verilog )源代码阅读理解
学而不思则罔，思而不学则殆
10-02 2026
简介 指令集大多跟ALU模块相关 指令文件programtxt testbench过程描述 主要模块描述 SOC系统架构图 risc uProcessor0 PC programCounter IR InstructionRegister ACC Accumulator ALU ALU CNTRL ControlUnit来自于OPENCORE的Verilog语言的embedded_risc软核 -
MIPS指令集单周期CPU兼Verilog学习
wuyzh39的博客
12-16 4236
基于MIPS架构的单周期CPU，利用verilog硬件描述语言，烧入basys3板上。
Verilog HDL数字设计与综合（第二版）.pdf
04-24
Verilog HDL是集成电路设计领域中广泛使用的硬件描述语言，它允许工程师用接近于自然语言的方式描述电子系统的逻辑行为。这本书的第二版在原有的基础上进行了更新和扩展，旨在帮助读者更好地理解和掌握Verilog HDL的...
Verilog HDL 经典教程
05-29
本教程涵盖了Verilog HDL的基础到进阶知识，适合初学者和有一定经验的设计者，通过学习，你可以掌握数字系统设计的核心技能，无论是简单的逻辑门还是复杂的系统，都能用Verilog HDL流畅地描述和实现。
VerilogHDL名师手把手
10-01
8. **案例分析与实践**：为了帮助读者更好地理解理论，书中可能会提供丰富的实际案例，如数字逻辑电路设计、微处理器实现、存储器系统等，并引导读者进行动手实践。 通过阅读《Verilog HDL名师手把手》，读者不仅...
Verilog 单周期CPU代码 及汇编代码 9条指令
07-14
Verilog 单周期CPU代码 及汇编代码 完美运行各种代码
HDL4SE：软件工程师学习Verilog语言（七）
m0_56903617的博客
06-05 1313
1 引言 2 基本程序结构 3 线缆和寄存器 4 常数、表达式与赋值 5 if语句和case语句 6 always块与initial块 7 task与function 8 元单元 9 编译指示 10 模拟运行与调试
HDL4SE：软件工程师学习Verilog语言（六）
m0_56903617的博客
05-30 2538
6
计算机基础（1）——Verilog语法入门
青玉白露的博客
08-06 4621
最近在学计算机基础课程，硬核到不仅仅是汇编，而是直接开始写硬件相关代码了！为了能够跟上课程进度，提前了解一些Verilog语法是很有必要的。
【ESWIN编程大赛】三、内联汇编介绍及PINT RISC-V汇编上手
悟已往之不谏 知来者之可追
12-02 1488
一、内嵌汇编 二、PINT RISCV汇编 1、RISCV基础指令可以参考附件的官方文档。 注：PINT设备目前是32位的，只支持其中的基础指令，例如原子指令/压缩指令/向量指令等是不支持的。 2、嵌入式汇编的用法可以参考/usr/local/pint/include/pintdev.h中的用法，如下截图所示： 3、PINT RISCV在基础指令基础上扩展了一些指令，例如uap.faa等，多以uap开头。同步和计算相关的扩展汇编指令分别如下图所示： 参考 c语言内嵌汇编 ...
HDL4SE：软件工程师学习Verilog语言（四）
m0_56903617的博客
05-23 1547
4
单周期CPU——verilog语言实现
热门推荐
第五清风的博客
06-29 2万+
单周期CPU的设计与实现 关于单周期CPU的设计问题，相信各位在课程上也有所学习，以下是个人的一些理解 整个项目的资源下载：这里写链接内容 实验内容 基本要求 PC和寄存器组写状态使用时钟触发，这是必须的！ 指令存储器和数据存储器存储单元宽度一律使用8位，即一个字节的存储单位。不能使用32位作为存储器存储单元宽度。 控制器部分要学会用控制信号真值表方法分析问题并写出逻辑表达式；...
实训——RISC-V 汇编语言实践
clear_king的博客
05-06 2296
加载存储指令：实现字节、半字(half word)、字(word)、双字（RV64I）的加载，存储操作，采用的都是寄存器相对寻址方式。整数运算指令：算术、逻辑、比较等基础运算功能。I 型指令，用于短立即数和访存 load 操作。分支转移指令：实现条件转移、无条件转移操作。S 型指令，用于访存 store 操作。R 类型指令,用于寄存器-寄存器操作。仅标记部分对应汇编语句（借助符号）B 类型指令，用于条件跳转操作。J 型指令，用于无条件跳转。U 型指令，用于长立即数。对应汇编语句（借助符号）
用systemverilog实现sram
05-16
下面是一个简单的SystemVerilog示例代码，用于实现一个单端口RAM： ```systemverilog module single_port_ram # ( parameter DATA_WIDTH = 8, // 数据位宽 parameter ADDR_WIDTH = 10 // 地址位宽 ) ( input ...

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论 5
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值