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RSS订阅原创 matlab数字图像处理实验三：熟悉空域和频域增强方法，理解并掌握常用平滑和锐化方法
实验目标：熟悉空域和频域增强方法，理解并掌握常用平滑和锐化方法。实验要求:1）对一幅带有噪声图像采用空域和频域的滤波方法实现平滑处理，空域和频域至少选择一种方法自己编写代码实现，并比较、分析不同窗口大小的滤波方法对其结果的影响（图自选）；2）对1）经过平滑处理过后的图像进行锐化处理，要求分别采用空域和频域的滤波方法实现锐化处理，空域和频域至少选择一种方法自己编写代码实现。
2022-04-22 15:07:43
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原创 matlab数字图像处理实验二：单像素空域图像增强，编写函数实现直方图均衡化和规定化
实验目标：熟悉基于基于单像素空域图像增强方法，理解并掌握直方图均衡化和规定化实现图像增强实验要求:1）对一幅低对比度分辨率的图像采用除直方图处理方法之外的灰度级变换方法实现图像增强。（图自选）2）对一幅低对比度分辨率的图像采用直方图均衡化和规定化方法（单映射或组映射）实现图像增强，分别采用系统函数和自己编写函数实现相应用功能。（图自选）3）写出实验报告。报告要求：实验目的、实验内容、实验过程、实验小结和较详细的图文说明。
2022-04-08 19:47:03
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原创 matlab数字图像处理实验一：图像的读取显示存储、平移镜像放大缩小及旋转
1、读入一幅RGB图像，变换为灰度图像和二值图像，并在同一个窗口内分别显示RGB图像和灰度图像，注上文字标题,并将结果以文件形式存到磁盘上。2、对图像执行平移、镜像（水平镜像、垂直镜像）放大、缩小及旋转操作，其中放大、旋转操作分别采用最近邻插值及双线性插值方法实现，要求根据算法自己编写代码实现，并分析两种插值方法的优缺点。
2022-03-25 16:09:12
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原创 星研开发软件下用汇编实现判断输入字符是否为素数
很笨的代码，有空写原理，注意调试的时候需要在int21h前面设置光标，然后“运行到光标”，再“单步进入”，就可以在dos窗输入。 .MODEL TINY .STACK 100 .DATA count db 0 key db 0 msgy db ' is a prime number!', '$' msgn db ' is not a prime number!', '$' msgo db ' is oversized! ', '$' .CODESTART: ;-
2021-11-03 15:21:02
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原创 从零使用Virtual Box下的Red Hat Linux完成fork()编程
超超超级别小白版笔记qwq因为我不会！原理也一点都不懂！全是百度找来的东西，不过百度花了很多时间，所以我做了整合当笔记！安装Linux来不及了！有空再写！打开Linux写代码打开的界面是这样的。密码是不会显示的，所以输入完就回车！如果提示有错那肯定是密码输错了！进去了之后是这样。这种时候正规的方法可能是建新用户什么的，然而我很着急写作业所以直接输入vim创建一个新文件，并且输入文件的名字，然后是这样的。按一下i就可以看到界面下方有Insert，然后开始输入，具体其他的命令可以自行百度v
2021-09-23 15:17:59
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原创 远程FPGA虚拟实验平台用SystemVerilog HDL实现硬布线控制器
远程FPGA虚拟实验平台用SystemVerilog HDL实现硬布线控制器原理参考材料实验内容源代码参考材料VirtalBoard实验内容RegFile模块sALU模块测试/保存/提交前言：上次微程序有错呜呜呜 传送的地方有错已经改了 老板们去康康！！疯狂鞠躬.gif原理参考材料这次和前两次一样也是直接套用参考材料，所以没有原理直接看实验内容。实验内容先看实验平台有个大概思路。从慕课里的表来看，就是有两种指令，一种用俩寄存器运算，一种用一个寄存器和一个直接数据运算，由OPCODE[3]决
2021-05-30 23:37:57
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原创 远程FPGA虚拟实验平台用SystemVerilog HDL实现微程序控制器
远程FPGA虚拟实验平台用SystemVerilog HDL实现微程序控制器原理源代码参考材料VirtalBoarduAR实验内容ROM模块ROM的uprogram.txtuAGALU模块和GRS模块测试/保存/提交原理这次和存储器一样也是直接套用参考材料，参考材料缺啥就写点啥，所以没啥原理好写的。源代码参考材料VirtalBoard在这里插入代码片uAR在这里插入代码片实验内容根据参考材料的代码进行补充。ROM模块就上次的存储器。module ROM ( input wi
2021-05-21 20:18:21
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原创 远程FPGA虚拟实验平台用SystemVerilog HDL实现存储器
远程FPGA虚拟实验平台用SystemVerilog HDL实现存储器原理实验材料实验内容源代码实验材料实验内容测试/保存/提交原理实验材料实验内容源代码实验材料实验内容测试/保存/提交这次实验数据回放记得直接提交，啥也别干就好，说实话前面的每一次也都是这样拿满分，离谱，这次终于在慕课提到了。...
2021-05-19 23:20:59
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原创 远程FPGA虚拟实验平台用SystemVerilog HDL实现数据通路
远程FPGA虚拟实验平台用SystemVerilog HDL实现数据通路原理参考材料（多周期数据通路）单周期数据通路源代码参考材料（多周期数据通路）VirtalBoard模块ALU模块GRS模块DataReg模块单周期数据通路VirtalBoard模块sALU模块RegFile模块DataReg模块测试/保存/提交前言：本次实验要交的东西很离谱，要交多周期数据通路的rbf，单周期数据通路的sALU，RegFile，VirtualBoard和rbf。然后上次ALU的参考设计还没写，这次又要在单周期数据通路里
2021-05-11 14:36:29
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原创 远程FPGA虚拟实验平台用SystemVerilog HDL实现算术逻辑单元
远程FPGA虚拟实验平台用SystemVerilog HDL实现算术逻辑单元原理ALU源代码ALU前言：这次没有实验材料所以是我自己乱写的，代码先放上来，讲解待会儿放，饿了，吃饭去了！原理ALU就是在上次实验的基础上多了S1和S0，而且把所有开关装到一起去统称为ALUop了，就看起来很复杂其实蛮简单的。源代码ALU这次sv也是要交的，所以复制粘贴的时候记得删改一下不要照搬哟！`default_nettype none module VirtualBoard ( input log
2021-05-06 18:06:52
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原创 远程FPGA虚拟实验平台用SystemVerilog HDL实现多功能运算器
远程FPGA虚拟实验平台用SystemVerilog HDL实现多功能运算器原理参考材料任务二·多功能运算电路源代码参考材料VirtalBoard模块任务二·多功能运算电路VirtalBoard模块测试/保存/提交前言：本次实验只要提交任务二的rbf和sv，所以本文只讲参考材料和任务二的内容，任务一的内容有空再补充原理参考材料一个简单的加减运算电路，减法采用了补码的形式进行计算。任务二·多功能运算电路按这个表格来算，这里带借位减法需要做到Cin=1时有借位，也就是X和~Y相加后不再加一；而带
2021-04-23 21:22:19
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原创 远程FPGA虚拟实验平台用SystemVerilog HDL实现彩灯控制器
远程FPGA虚拟实验平台用SystemVerilog HDL实现彩灯控制器原理实验材料简易彩灯五角星彩灯时钟源代码简易彩灯五角星VirtalBoard模块ClockDivider模块彩灯时钟VirtalBoard模块ClockDivider模块测试/保存/提交原理实验材料材料给的彩灯控制器是一个三段式的状态机，实验也要求我们写三段的。具体状态图还是看慕课吧。wire reset = PB[0];wire clk; // = PB[1];wire direction = S[8];/**
2021-04-17 16:44:38
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原创 远程FPGA虚拟实验平台用SystemVerilog HDL实现计数器和分频器
远程FPGA虚拟实验平台用SystemVerilog HDL实现计数器和分频器原理计数器分频器源代码分频器VirtalBoard模块ClockDivider模块测试/保存/提交原理计数器本实验中，材料给出的计数器是二进制来分频的，就搞得还挺麻烦。/** The input port is replaced with an internal signal **/wire reset = PB[0]; wire clk;/************* The logic of this expe
2021-04-10 21:48:24
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原创 远程FPGA虚拟实验平台用SystemVerilog HDL实现流水灯和移位寄存器
远程FPGA虚拟实验平台用SystemVerilog HDL实现流水灯和移位寄存器原理流水灯移位寄存器源代码移位寄存器VirtalBoard模块RightShifter模块测试/保存/提交原理流水灯本实验中，流水灯仅供学习，此处对照代码察看实验图，代码详解见注释，根据代码可知流水灯实现左移。/** The input port is replaced with an internal signal **/wire reset = PB[0];wire clk = PB[1];/*****
2021-04-01 22:35:12
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原创 远程FPGA虚拟实验平台用SystemVerilog HDL实现寄存器组和堆
远程FPGA虚拟实验平台用SystemVerilog HDL实现寄存器组和堆原理单端口寄存器组三端口寄存器堆源代码单端口寄存器组VirtalBoard模块DataReg模块三端口寄存器堆VirtalBoard模块DataReg模块测试/保存/提交原理单端口寄存器组单端口寄存器组在实验平台的图如下：由图可知，单端口寄存器组的单端口指的是写入和读取的地址用的是来自一个端口的信号，在Load=1时，可以通过D，Index和时钟信号写入寄存器的值，同时，由于只有一个端口，四选一多路器读取的值是和写入的值同步
2021-03-28 13:15:58
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原创 远程FPGA虚拟实验平台用SystemVerilog HDL实现七段译码器
在远程FPGA虚拟实验平台用SystemVerilog HDL实现七段译码器源代码VirtualBoard模块SevenSegDecode模块测试/保存/提交源代码在远程FPGA虚拟实验平台用SystemVerilog HDL实现五位二进制数用七段译码器显示为十六进制数需要将代码分为两个模块。VirtualBoard模块在已有的VirtualBoard.sv中，需要在模块内加入七段译码器模块实例化的语句。所以VirtualBoard.sv中的所有代码如下：`default_nettype none
2021-03-24 22:32:26
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空空如也
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