远程FPGA虚拟实验平台用SystemVerilog HDL实现七段译码器

源代码

在远程FPGA虚拟实验平台用SystemVerilog HDL实现五位二进制数用七段译码器显示为十六进制数需要将代码分为两个模块。

VirtualBoard模块

在已有的VirtualBoard.sv中，需要在模块内加入七段译码器模块实例化的语句。所以VirtualBoard.sv中的所有代码如下：

`default_nettype none 
module VirtualBoard (
    input  logic  CLOCK,      // 10 MHz Input Clock 
    input  logic [19:0] PB,   // 20 Push Buttons, logical 1 when pressed
    input  logic [35:0] S,    // 36 Switches
    output logic [35:0] L,    // 36 LEDs, drive logical 1 to light up
    output logic  [7:0] SD7,  // 8 common anode Seven-segment Display
    output logic  [7:0] SD6,
    output logic  [7:0] SD5,
    output logic  [7:0