CPU实验作业
文章平均质量分 76
韭#菜菜子
韭#菜菜子是酒井菜菜子!
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远程FPGA虚拟实验平台用SystemVerilog HDL实现硬布线控制器
远程FPGA虚拟实验平台用SystemVerilog HDL实现硬布线控制器原理参考材料实验内容源代码参考材料VirtalBoard实验内容RegFile模块sALU模块测试/保存/提交前言:上次微程序有错呜呜呜 传送的地方有错已经改了 老板们去康康!!疯狂鞠躬.gif原理参考材料这次和前两次一样也是直接套用参考材料,所以没有原理直接看实验内容。实验内容先看实验平台有个大概思路。从慕课里的表来看,就是有两种指令,一种用俩寄存器运算,一种用一个寄存器和一个直接数据运算,由OPCODE[3]决原创 2021-05-30 23:37:57 · 2169 阅读 · 2 评论 -
远程FPGA虚拟实验平台用SystemVerilog HDL实现微程序控制器
远程FPGA虚拟实验平台用SystemVerilog HDL实现微程序控制器原理源代码参考材料VirtalBoarduAR实验内容ROM模块ROM的uprogram.txtuAGALU模块和GRS模块测试/保存/提交原理这次和存储器一样也是直接套用参考材料,参考材料缺啥就写点啥,所以没啥原理好写的。源代码参考材料VirtalBoard在这里插入代码片uAR在这里插入代码片实验内容根据参考材料的代码进行补充。ROM模块就上次的存储器。module ROM ( input wi原创 2021-05-21 20:18:21 · 1064 阅读 · 5 评论 -
远程FPGA虚拟实验平台用SystemVerilog HDL实现存储器
远程FPGA虚拟实验平台用SystemVerilog HDL实现存储器原理实验材料实验内容源代码实验材料实验内容测试/保存/提交原理实验材料实验内容源代码实验材料实验内容测试/保存/提交这次实验数据回放记得直接提交,啥也别干就好,说实话前面的每一次也都是这样拿满分,离谱,这次终于在慕课提到了。...原创 2021-05-19 23:20:59 · 2628 阅读 · 5 评论 -
远程FPGA虚拟实验平台用SystemVerilog HDL实现数据通路
远程FPGA虚拟实验平台用SystemVerilog HDL实现数据通路原理参考材料(多周期数据通路)单周期数据通路源代码参考材料(多周期数据通路)VirtalBoard模块ALU模块GRS模块DataReg模块单周期数据通路VirtalBoard模块sALU模块RegFile模块DataReg模块测试/保存/提交前言:本次实验要交的东西很离谱,要交多周期数据通路的rbf,单周期数据通路的sALU,RegFile,VirtualBoard和rbf。然后上次ALU的参考设计还没写,这次又要在单周期数据通路里原创 2021-05-11 14:36:29 · 1929 阅读 · 5 评论 -
远程FPGA虚拟实验平台用SystemVerilog HDL实现算术逻辑单元
远程FPGA虚拟实验平台用SystemVerilog HDL实现算术逻辑单元原理ALU源代码ALU前言:这次没有实验材料所以是我自己乱写的,代码先放上来,讲解待会儿放,饿了,吃饭去了!原理ALU就是在上次实验的基础上多了S1和S0,而且把所有开关装到一起去统称为ALUop了,就看起来很复杂其实蛮简单的。源代码ALU这次sv也是要交的,所以复制粘贴的时候记得删改一下不要照搬哟!`default_nettype none module VirtualBoard ( input log原创 2021-05-06 18:06:52 · 2099 阅读 · 6 评论 -
远程FPGA虚拟实验平台用SystemVerilog HDL实现多功能运算器
远程FPGA虚拟实验平台用SystemVerilog HDL实现多功能运算器原理参考材料任务二·多功能运算电路源代码参考材料VirtalBoard模块任务二·多功能运算电路VirtalBoard模块测试/保存/提交前言:本次实验只要提交任务二的rbf和sv,所以本文只讲参考材料和任务二的内容,任务一的内容有空再补充原理参考材料一个简单的加减运算电路,减法采用了补码的形式进行计算。任务二·多功能运算电路按这个表格来算,这里带借位减法需要做到Cin=1时有借位,也就是X和~Y相加后不再加一;而带原创 2021-04-23 21:22:19 · 2102 阅读 · 0 评论 -
远程FPGA虚拟实验平台用SystemVerilog HDL实现彩灯控制器
远程FPGA虚拟实验平台用SystemVerilog HDL实现彩灯控制器原理实验材料简易彩灯五角星彩灯时钟源代码简易彩灯五角星VirtalBoard模块ClockDivider模块彩灯时钟VirtalBoard模块ClockDivider模块测试/保存/提交原理实验材料材料给的彩灯控制器是一个三段式的状态机,实验也要求我们写三段的。具体状态图还是看慕课吧。wire reset = PB[0];wire clk; // = PB[1];wire direction = S[8];/**原创 2021-04-17 16:44:38 · 2835 阅读 · 3 评论 -
远程FPGA虚拟实验平台用SystemVerilog HDL实现计数器和分频器
远程FPGA虚拟实验平台用SystemVerilog HDL实现计数器和分频器原理计数器分频器源代码分频器VirtalBoard模块ClockDivider模块测试/保存/提交原理计数器本实验中,材料给出的计数器是二进制来分频的,就搞得还挺麻烦。/** The input port is replaced with an internal signal **/wire reset = PB[0]; wire clk;/************* The logic of this expe原创 2021-04-10 21:48:24 · 2158 阅读 · 0 评论 -
远程FPGA虚拟实验平台用SystemVerilog HDL实现流水灯和移位寄存器
远程FPGA虚拟实验平台用SystemVerilog HDL实现流水灯和移位寄存器原理流水灯移位寄存器源代码移位寄存器VirtalBoard模块RightShifter模块测试/保存/提交原理流水灯本实验中,流水灯仅供学习,此处对照代码察看实验图,代码详解见注释,根据代码可知流水灯实现左移。/** The input port is replaced with an internal signal **/wire reset = PB[0];wire clk = PB[1];/*****原创 2021-04-01 22:35:12 · 2856 阅读 · 5 评论 -
远程FPGA虚拟实验平台用SystemVerilog HDL实现寄存器组和堆
远程FPGA虚拟实验平台用SystemVerilog HDL实现寄存器组和堆原理单端口寄存器组三端口寄存器堆源代码单端口寄存器组VirtalBoard模块DataReg模块三端口寄存器堆VirtalBoard模块DataReg模块测试/保存/提交原理单端口寄存器组单端口寄存器组在实验平台的图如下:由图可知,单端口寄存器组的单端口指的是写入和读取的地址用的是来自一个端口的信号,在Load=1时,可以通过D,Index和时钟信号写入寄存器的值,同时,由于只有一个端口,四选一多路器读取的值是和写入的值同步原创 2021-03-28 13:15:58 · 4024 阅读 · 11 评论 -
远程FPGA虚拟实验平台用SystemVerilog HDL实现七段译码器
在远程FPGA虚拟实验平台用SystemVerilog HDL实现七段译码器源代码VirtualBoard模块SevenSegDecode模块测试/保存/提交源代码在远程FPGA虚拟实验平台用SystemVerilog HDL实现五位二进制数用七段译码器显示为十六进制数需要将代码分为两个模块。VirtualBoard模块在已有的VirtualBoard.sv中,需要在模块内加入七段译码器模块实例化的语句。所以VirtualBoard.sv中的所有代码如下:`default_nettype none原创 2021-03-24 22:32:26 · 2750 阅读 · 3 评论