inside uboot (六) DRAM芯片的控制线及时序

 

 

 

Clock （差分信号，CLK和nCLK）为时钟信号                   （同一个rank共用）

CKE 时钟信号使能                                                               （同一个rank共用）

RAS 为行选通信号，低电平时，内存会读取行地址。         （同一个rank共用）

CAS 为列选通信号，低电平时，内存会读取列地址。         （同一个rank共用）

Address 为地址线，行列地址复用地址线。                        （同一个rank共用）

DQ 为数据线。                                                                     （同一个rank并列）

WE 写或读                                                                            （同一个rank共用）

DQS （差分信号，DQS和nDQS）因为，DDR内存在一个时钟周期中要读写两个数据位，也就是说在一个时钟周期的高电平和

低电平要分别                                                                        （同一个rank不共用）

读写一个数据位，那么就没法使用时钟信号的上升沿或下降沿来区分一个数据位什么时候准备好，什么时候可以读写。

因此，在DDR内存中，DQS它的功能主要用来在一个时钟周期内准确的区分出每个传输周期。

DM  数据掩码                                                                        （同一个rank不共用）

CS 片选                                                                                 （同一个rank共用）

延迟锁定回路（DLL）

DDR SDRAM 对时钟的精确性有着很高的要求，而 DDR SDRAM 有两个时钟，一个是外部的总线时钟，一个是内部的工作时钟，在理论上 DDR SDRAM 这两个时钟应该是同步的，但由于种种原因，如温度、电压波动而产生延迟使两者很难同步，更何况时钟频率本身也有不稳定的情况.