FPGA实验6：计数器、ROM和DDS

• 设计直接数字频率合成（DDS）
  要求：
  –用计数器生成地址、读取ROM数据
  –理解二进制补码和无符号数
  –修改计数增量值，观察波形变化，思考输出频率
  和计数器增量值的关系。

原参考设计：
1、 例化的子模块代码

// 带计数增量输入的计数器  //
module cnt_incr(
  CLK   ,   // clock
  INCR  ,   // counter increase value 
  CNTVAL);  // counter value
input CLK;
input  [7-1:0] INCR;
output [7-1:0] CNTVAL;

reg [7-1:0] CNTVAL;

always @ (posedge CLK) begin