目录
1.算法仿真效果
仿真结果如下:
2.Verilog源码
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%订阅用户如果对某一个算法感兴趣,可以私信留言文章链接和邮箱,分享任意一份完整代码,
%一般当天晚上或第二天下午4点前会将完整程序发到邮箱中。
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//input clk, rst;
//c_in : previous cell state
//h_in: tanh(o_in)
input signed [DATA_WIDTH-1:0] c_in , h_in ;
//X: current input
input signed [DATA_WIDTH-1:0] X;
//Weight arrays : {Wf, Wi ,Wc, Wo} where each element will be of size 2 x 1
wire signed [DATA_WIDTH-1:0] Wf0, Wf1, Wi0, Wi1, Wc0, Wc1, Wo0, Wo1;
//Bias arrays : {bf, bi ,bc, bo} where each element wi