STA：时序检查 - input2reg型

作STA要分析的时序路径四种中的一种，可看作是reg2reg的变种。详见STA：时序检查

---

2. input2reg

第二种是发起触发器在芯片外部，捕获触发器在芯片内部。

发起触发器到捕获触发器路径如下：

参数定义：

● $T_{clk2INP1}$：上升沿从时钟CLKA经过触发器UFF0传输到端口INP1的延迟。

为端口INP1相对于时钟CLKA的输入路径延迟，通过下方SDC指定

# 最长路径，用于建立时间检查
set_input_delay -clock CLKA -max 1.5 [get_ports INP1]

# 最短路径，用于保持时间检查
set_input_delay -clock CLKA -min 1 [get_ports INP1]

● $T_{INP12UFF1}$：数据从设计端口INP1，经过一系列组合逻辑元件，最终到达UFF1的D引脚的时间

取决于综合后端口INP1到UFF1之间的组合逻辑，组合逻辑延迟通过标准单元库的SDF指定。

● $T_{clk2INP2}$：上升沿从时钟CLKA传输到设计端口INP2的时间

此处INP2端口是设计中的时钟定义点。通过下方SDC指定

set_clock_latency 0.8 -source [get_clocks CLKA]

● $T_{INP22UFF1}$：上升沿从时钟CLKA传输到UFF0的CK引脚的时钟树延迟。

时钟树综合之前，该值通过下方SDC指定

set_clock_latency 0.8 [get_clocks CLKA]

综合之后，则会根据综合后实际的线路计算延迟。

如果还存在时钟缓冲器（CKBUF），则会根据CKBUF的输入过渡时间（即CLKM的过渡时间）和CKBUF的输出负载计算CKBUF的延迟。其中CLKM的过渡时间同过下方SDC指定

set_clock_transition -rise 0.3 [get_clocks CLKA]
set_clock_transition -fall 0.45 [get_clocks CLKA]

CKBUF的输出负载则通过标准单元库的SDF指定。

● $T_{clk}$：时钟CLKA周期。该值通过下方SDC指定

create_clock -period 10 [get_ports CLKA]

● $T_{setup\_uncertain}$：时钟CLKA建立时间不确定度，即预期时钟沿提前一段时间。

该值通过下方SDC指定

set_clock_uncertainty -setup 0.3 [get_clocks CLKA]

● $T_{hold\_uncertain}$：时钟CLKA保持时间不确定度，即预期时钟沿延后一段时间。

该值通过下方SDC指定

set_clock_uncertainty -hold 0.25 [get_clocks CLKA]

● $T_{setup}^{UFF1}$：UFF1的建立时间。

该值通过标准单元库中触发器的SDF指定。

● $T_{setup\_slack}^{UFF02UFF1}$：路径UFF0-UFF1的建立时间裕度。为待计算量，大于零表示建立时间满足。

● $T_{hold}^{UFF1}$：UFF1的保持时间。

该值通过标准单元库中触发器的SDF指定。

● $T_{hold\_slack}^{UFF02UFF1}$：路径UFF0-UFF1的保持时间裕度

2.1. 建立时间$T_{setup}$检查

对捕获触发器UFF1进行STA

● 数据实际到达UFF1/D端的时间（Arrival Time）：$T_{clk2INP1}+T_{INP12UFF1}$

reg2reg型中的Arrival Time为$T_{clk2UFF0}+T_{CK2Q}^{UFF0}+T_{UFF02UFF1}$，与input2reg型中的Arrival Time等价

● UFF1/D端新信号需要到达的时间（Required Time）：$T_{clk}-T_{setup\_uncertain}+T_{clk2INP2}+T_{INP22UFF1}-T_{setup}^{UFF1}$

reg2reg型中的Required Time为$T_{clk}-T_{setup\_uncertain}+T_{clk2UFF1}-T_{setup}^{UFF1}$，与input2reg型中的Required Time等价

所以路径UFF0-UFF1中UFF1的建立时间裕度为：

$$\begin{gathered} 0<T_{setup\_slack}^{UFF02UFF1}=RequiredTime-ArrivalTime \\ =(T_{clk}-T_{setup\_uncertain}+T_{clk2INP2}+T_{INP22UFF1}-T_{setup}^{UFF1})-(T_{clk2INP1}+T_{INP12UFF1}) \\ \text{\hspace{1em}(2.1)} \end{gathered}$$

其中，$T_{setup\_slack}^{UFF02UFF1}$为正说明时序检查通过。

2.2. 保持时间$T_{hold}$检查

对捕获触发器UFF1进行STA

● UFF1/D端旧数据实际被更新的时间（Arrival Time）：$T_{clk}+T_{hold\_uncertain}+T_{clk2INP1}+T_{INP12UFF1}$

reg2reg型中的Arrival Time为$T_{clk}+T_{hold\_uncertain}+T_{clk2UFF0}+T_{CK2Q}^{UFF0}+T_{UFF02UFF1}$，与input2reg型中的Arrival Time等价
UFF1/D端旧数据实际被更新的时间 就等价于 新数据实际到达UFF1/D端的时间

● UFF1/D端旧数据应该更新的时间（Required Time）：$T_{clk}+T_{hold\_uncertain}+T_{clk2INP2}+T_{INP22UFF1}+T_{hold}^{UFF1}$

reg2reg型中的Required Time为$T_{clk}+T_{hold\_uncertain}+T_{clk2UFF1}+T_{hold}^{UFF1}$，与input2reg型中的Required Time等价

所以路径UFF0-UFF1中UFF1的保持时间裕度为：

$$\begin{gathered} 0<T_{hold\_slack}^{UFF02UFF1}=ArrivalTime-RequiredTime \\ =(T_{clk2INP1}+T_{INP12UFF1})-(T_{clk2INP2}+T_{INP22UFF1}+T_{hold}^{UFF1}) \\ \text{\hspace{1em}(2.2)} \end{gathered}$$

其中，$T_{hold\_slack}^{UFF02UFF1}$为正说明时序检查通过。可以看出保持时间裕度与时钟周期无关。