设计高速状态机 把状态变量直接用作输出,称为“输出编码的状态指定”;采用流水线设计。在输出逻辑后面加一组与时钟同步的寄存器输出流水线寄存器,让所有输出信号在下一个时钟跳变沿同时存入寄存器组,即完全同步地输出。 注意:在复杂的状态机设计时,应该将状态变化与输出开关的控制分为两个部分来考虑,方便调试 注:查阅《Verilog数字系统设计教程》P168