设计高速状态机

最新推荐文章于 2022-10-10 18:29:44 发布
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分类专栏： verilog 文章标签： 芯片 verilog 状态机
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设计高速状态机

  • 把状态变量直接用作输出，称为“输出编码的状态指定”；
  • 采用流水线设计。在输出逻辑后面加一组与时钟同步的寄存器输出流水线寄存器，让所有输出信号在下一个时钟跳变沿同时存入寄存器组，即完全同步地输出。

注意：在复杂的状态机设计时，应该将状态变化与输出开关的控制分为两个部分来考虑，方便调试

注：查阅《Verilog数字系统设计教程》P168

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