Verilog语言和C语言的本质不同点是什么？

在开始前刚好我有一些资料，是我根据网友给的问题精心整理了一份「c语言的资料从专业入门到高级教程」，点个关注在评论区回复“666”之后私信回复“666”，全部无偿共享给大家！！！

在c语言中，如果你写int a=b+c;几乎不会出现什么问题，只要这条语句能执行完毕，a就是b加c的结果，顶多关注下整数溢出的可能，哪怕存在溢出，a也是溢出后的结果。但在Verilog中，你写a=b+c，一般来说这是组合逻辑的写法，这个时候，你要关注的东西可就多了。例如a，b，c的位宽是多少，如果位宽比较大的话，b+c综合的路径和层级可能是比较高的，但是你希望时钟跑的比较高，那么你可能会通过复制电路的方法，将b，c的高低位分别处理，减少局部扇出提升速度。如果你又考虑到，上述组合逻辑虽然能够完成功能，提高时钟速度，但综合后面积大，占用资源多，那么你可能会考虑多级流水线的做法，将大位宽拆分为小位宽加法，用更细粒度的时间来换取空间。你甚至需要考虑到，如果b，c作为输入其延迟非常大，那么你可能会考虑使用寄存器缓存b，c然后将组合逻辑后置，反之你发现b，c延迟不大，但a连接在一个时延很高的组合逻辑中时 那么你就可以考虑组合逻辑前置。综合来看，c语言的抽象级别要比Verilog高得多，很多人说c语言和Verilog很像，但除了一部分语法长得稍微相似点之外，我几乎没发现它们多少相似的地方，写c和写v尽管都是编程语言写代码，但描述的最终结果根本就不是一个次元的，把v认为是“跑着很多线程并行计算的c语言”的想法，即使是在初学Verilog的阶段也是非常不可取且极具误导性的。因此看过很多CS出专业的学生，其参与“一生一芯”的代码都是按照c的思路，if else结构画出了一个巨大的竖琴，综合出来的电路层级堪称震惊猫猫。Verilog实际已经相当接近物理层了，但即使如此，它也在很多地方做了抽象，例如你可以定义一个wire型，但现实中的wire有长有短，长度不一但时钟频率上去后，哪怕都连接在同一时钟源，其输出就是会存在相位差，这是物理定律决定的。如果搓Verilog的时候，即使v仅仅只是行为层的代码，但你不将现实物理的因素考虑进去，那么最终的电路执行结果，就可能是存在问题的。