每天学命令<report_ports>

report_ports 
[-type {[input] | [source_insertion] | [insertion] | [clock_root] 
| [uncertainty] | [arrival] | [required] | [external] | [clk_arrival] 
| [port_cap] | [fanout_load] | [fanout_load_limit] | [drive_resistance] 
| [drive_cell] | [slew_time] | [slew_limit] | [constant] |external_detail 
| drive_resistance_detail}] 
[-include_pins] 
[-pins port_name_list ] 
[-view viewName ] 

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这个命令可以报出指定port口的timing constraint

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-type 指定想要报出的constain type. 一共有以下几种

arrival：通过set_input_delay设置的

clk_arrival： 通过set_clock_latency设置的

clock_root： 通过create_clock设置的

constant： 通过set_case_analysis设置的

drive_cell：通过set_driving_cell设置的

drive_resistance：通过set_drive设置的

drive_resistance_detail：报出drive_resistance的详细信息

external：通过set_output_delay设置的

external_detail：报出external delay的详细信息

fanout_load：通过set_fanout_load设置的

fanout_load_limit：通过set_max_fanout设置的

input：通过set_input_delay设置的

insertion：通过set_clock_latency设置的

port_cap：通过set_load设置的

required：通过set_out_delay设置的

slew_limit：通过set_max_transition设置的

slew_time：通过set_input_transition设置的

source_insertion：通过set_clock_latency -source设置的

uncertainty：通过set_clock_uncertainty设置的

-include_pins：可以把pin上的constraint也报出来，默认只能报出port口的

-pins：指定需要报出的pin或者port名字

-view：指定analysis view

 

例子：

report_ports 
P代表 positive phase， N代表negative phase， D代表data signal, C代表clock signal 

------------------------------------------------------------------- 
Early Late 
------------------------------------------------------------------- 
Pin     Dir     Assertion         Clock Name    Rise     Fall    Rise  Fall 
Name 
------------------------------------------------------------------- 
CLK1   IN       clock_root         CK2(C)(P) 
CLK2   IN       clock_root         CLK2(C)(P) 
CLK3   IN       clock_root         CLK3(C)(P) 
IN1    IN       drive_resistance    *(D)(P)      2.000   2.000   2.000   2.000 
IN2    IN       drive_resistance    *(D)(P)      2.000   2.000   2.000   2.000 
IN3    IN       drive_cell         *(D)(P)       INV     INV     INV    INV 
OUT1   OUT      external           GCLK1(C)(P)   1.000   1.000   1.000   1.000 
OUT2   OUT 
OUT3   OUT derived_clock GCLK4(C)(P) 
------------------------------------------------------------------------------ 
Pin   Dir    Assertion               Value 
Name 
---------------------------------------------------------- 
CLK3   IN   slew_limit             ( 0.900 : ) 
CLK3   IN   port_cap_limit          ( 0.020: 0.900 ) 
CLK3   IN   fanout_load_limit       5.000 
CLK2   IN   slew_limit             ( 0.900 : ) 
CLK2   IN   port_cap_limit          ( 0.020: 0.900 ) 
CLK2   IN   fanout_load_limit       5.000 

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