每天学命令<changeInstName>

本文介绍了Verilog中如何使用`changeInstName`命令修改instance的实例化后名称,强调了该命令无法改变层次结构。通过示例展示了如何正确使用该命令,并提供了相关数字后端和静态时序分析的学习资源链接。
摘要由CSDN通过智能技术生成

changeInstName 

-inst instName 
-newBaseName baseName 


这个命令可以改变instance的例化以后的名字,当然需要注意的是,它不能改变hierarchical结构。

standard cell在netlist中完成例化,INVX12_CSC28SL是cell名字,U28是例化以后的名字。

INVX12_CSC28SL U28(

      .Z(n21), .A(n24)

  );

完成例化以后,可以使用上述命令修改名字


-inst  指定需要改变的instance名字

-newBaseName  指定新的instance名字

 

例子:

下面命令可以将inst h3/inv3 名字改成h3/h2/inv1

changeInstName -insth3/inv3 -newBaseName h2/inv1


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