2021年03月_TaylorLi421

原创逻辑器件2/一些重要参数

1.VCC 电源电压，注意上下电过冲要小于极限值;2.VI 输入信号电平，要求上冲不能超过6.5V,下冲不能超过0.5V;3.VO 输出信号电平，本参数用于分析该器件作为发送方时信号是否会超过接收方的VI极限，表格中VCC是实际工作的电压;4.IIK 输入钳位电流，指器件工作电压超过正常范围之外时，允许流入器件输入端的最大电流;5.IOK 输出钳位电流，指器件工作电压超过正常范围之外时，允许流入器件输出端的最大电流;6.IO 器件正常工作时，输出端口上允许的最大输出拉电流或灌电流;...

2021-03-18 11:10:24 533 1

原创逻辑器件1

1.COMS器件，常用的74LV、74AC、74AHC、74HC等系列都属于CMOS器件，输入端是上P下N MOS组成的电路;2.缺点是高低电平之间有一段非稳态区间，这个区间PMOS和NMOS部分导通，输出会有振荡;3.逻辑器件TTL，CMOS,LVTTL,LVCMOS逻辑TTL是晶体管逻辑，CMOS是MOS管逻辑。TTL输入电阻小，速度快;CMOS输入电阻大，速度慢。不同逻辑电平标准不一样，所以不一定可以互联。只有当发送方的VOH＞接收方的VIH时;发送方VOL＜接收方的VIL;均满足才能直接

2021-03-17 19:39:28 385

原创存储器3-DDR SDRAM双倍速率同步动态存储器

1.信号电平:采用STTL-2电平，2.5V标准:VIH(AC)=Vref+0.31VIH(DC)=Vref+0.15VIL(DC)=Vref-0.15VIL(AC)=Vref-0.31高于VIH(AC)为高，纹波只要不低于VIL(DC)就一直维持逻辑不变;低于VIL(AC)同理。2.VREF的取值范围是0.49～0.51VDDQ(以上是输入门限的一些定义)3.STTL-2的匹配方式输出串联Rs电阻，然后上拉Rt到VTT,VTT由外部电源提供，取值范围是:VREF-0.04～VREF+0

2021-03-16 19:45:02 572

原创存储器2-两种接口:LVTTL和STTL接口

LVTTL和STTL输出好理解;LVTTL输入好理解。STTL输入我的理解是这样，IN电平大于REF时候，左侧两个管子有电流流过，右侧上管通，下管关闭，输出为高;IN电平低于REF时候，右侧两个管子下面管子通电流，输出为低电平。...

2021-03-16 19:19:29 1269

原创存储器－1

RAM-随机存储器1.分为SRAM和DRAM;2.SRAM静态随机存储器内部由一个双稳态触发器(四个MOS)和两个选择信号的MOS的构成;内部采用双稳态触发器，不需要时刻刷新。3.DRAM动态随机存储器内部由一个MOS和一个电容组成，地址信号控制MOS开关;存储内容保持时间短，器件需要时刻刷新;4.ROM-只读存储器一旦写入，则很难擦除。5.SDRAM同步动态存储器A.存储容量，如512Mb(兆位)32M44/地址数位宽 Bank(存储块)32M可分为5+20=25条地址线，行地

2021-03-08 19:36:23 331

原创电容篇通识一

钽电容:1.容值越大，ESR越小，越容易失效，一般需要降额50%以上，在热插拔的电源滤波禁止使用钽电容;2.电源电压波动要求不能超过5%,噪声频段主要集中在100kHz~5MHz,假设电流波动不超过50%，动态阻抗det Z=det V/det I,再选择一款电容，查看它在100K下的ESR是多少，用动态阻抗带进去计算一个电容的Zcap是多少，小于动态阻抗即可。高频段一般选择0402的1uF的X5R电容;铝电解电容:铝电解电容一般降额20%以上，ESR和ESL都比较大，温度不同ESR差异也比较大，一

2021-03-03 19:41:16 1666 2

原创磁珠篇通识

1.电容滤波是给噪声提供一个低阻抗通路，让噪声到地上;电感滤波是将噪声予以反射，噪声任然四处游荡。2.磁珠等效电路是电抗X和电阻R组成，低频段表现为电感性，高频段表现为电阻性。低频段功能是反射噪声，高频段将噪声转换成热。3.磁珠转换点所在频率越高，磁珠体现电感性频段越宽，对低频段吸收能力越弱;转换点所在频率越低，磁珠体现电阻性频段越宽，对低频段噪声吸收能力越强。4.磁珠选型满足:电路噪声频带大于磁珠转换点频率，以便吸收掉噪声;电路信号的频段小于磁珠转折点频率，以防止有效信号衰减。...

2021-03-03 19:39:29 266 1

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