Verilog_HDLbits_刷题_Modules and Vectors

最新推荐文章于 2024-09-16 00:00:00 发布
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2022.01.25

Modules and Vectors

 

1、语法错误1，assign的用法，不能用在always中，assign可以理解为就是将两个wire强制性连接起来，而阻塞性赋值，当条件满足时，将两个wire或reg给赋值

 

2、CASE的使用方法，case必须有endcase

 

 

 

3、if和else的使用，为什么直接带else是不对的？必须else if？留给自己的思考题

 

 

 

TheOneZn
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