Lattice系列FPGA入门相关8(理解SerDes之3)

需求说明：Lattice系统FPGA入门

内容       ：FPGA接口模块SerDes讲解

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3.抖动和信号集成( Jitter, SI )

抖动是指信号的跳边时刻偏离其理想(ideal)或者预定(expected)时刻的现象。噪声，非理想的信道，非理想的电路都是产生抖动的原因。

3.1 时钟的抖动(clock jitter)

Figure 3.1  Clock Jitter

 

对于时钟信号，根据应用场景的不同，对抖动的定义也不一样。比如数字逻辑计算时序余量的时候，关心的是周期抖动。而时钟设计人员更喜欢相位抖动，因为可以利用频谱评估相位抖动，并可以用频谱来评估具体的干扰对总相位抖动的贡献。
参考图3.1,介绍一下几种抖动的定义。

l  相位抖动(phase jitter)
J_phase(n)= t_n – n*T。理想时钟的每个周期T都是相等的，没有抖动。真实时钟的跳边沿相对于理想时钟的偏离称作相位抖动。

l  周期抖动(period jitter)

 J_period(n)= (t_n- t_n-1)– T。周期抖动是实际时钟的周期相对于理想周期的偏离(deviation)。显然J_period(n) = J_phase(n) - J_phase(n-1)。

l  Cycle-to-Cycle jitter