2017年06月_Times_poem

原创 IC设计基础系列之CDC篇12：异步FIFO设计资源推荐

一、来自cnblogs的设计，均参考一篇外文论文。有代码。异步fifo的设计(FPGA)http://www.cnblogs.com/aslmer/p/6114216.html异步FIFO的FPGA实现http://www.cnblogs.com/BitArt/archive/2013/04/10/3010073.html二、上篇文章参考的外

2017-06-18 20:29:54 2557

转载 IC设计基础系列之低功耗篇8：（数字IC）低功耗设计入门（八）——物理级低功耗设计&to be continued？

来自：http://www.cnblogs.com/IClearner/tag/%E4%BD%8E%E5%8A%9F%E8%80%97%E8%AE%BE%E8%AE%A1/前面学习了从系统级到门级的低功耗设计，现在简单地了解了一下物理级设计。由于物理级的低功耗设计与后端有关了，这里就不详细学习了。这里主要是学习了一些基本原则，在物理级，进行低功耗设计的基本原则是: 　　

2017-06-17 13:28:26 1290

转载 IC设计基础系列之低功耗篇7：（数字IC）低功耗设计入门（七）——门级电路低功耗设计优化（续）

来自：http://www.cnblogs.com/IClearner/tag/%E4%BD%8E%E5%8A%9F%E8%80%97%E8%AE%BE%E8%AE%A1/前面讲解了门级功耗的优化方法，包括静动态和总体的功耗。现在来记录一下门级层次（有点书也说是在系统级）常用的一种低功耗方法——电源门控。①电源门控概述与原理　　电源门控是指芯片中某个区域的供电电源被

2017-06-17 13:21:52 2076

转载 IC设计基础系列之低功耗篇6：（数字IC）低功耗设计入门（六）——门级电路低功耗设计优化

来自：http://www.cnblogs.com/IClearner/tag/%E4%BD%8E%E5%8A%9F%E8%80%97%E8%AE%BE%E8%AE%A1/三、门级电路低功耗设计优化　　（1）门级电路的功耗优化综述　　门级电路的功耗优化(Gate Level Power Optimization，简称GLPO)是从已经映射的门级网表开始，对设计进

2017-06-16 16:56:50 7461

转载 IC设计基础系列之低功耗篇5：（数字IC）低功耗设计入门（五）——RTL级低功耗设计（续）

来自：http://www.cnblogs.com/IClearner/tag/%E4%BD%8E%E5%8A%9F%E8%80%97%E8%AE%BE%E8%AE%A1/二、RTL级低功耗设计（续）　　　前面一篇博文我记录了操作数隔离等低功耗设计，这里就主要介绍一下使用门控时钟进行低功耗设计。　　（4）门控时钟　　门控时钟在我的第一篇博客中有简单的描述，这里就

2017-06-16 15:19:39 4200

转载 IC设计基础系列之低功耗篇4：（数字IC）低功耗设计入门（四）——RTL级低功耗设计

来自：http://www.cnblogs.com/IClearner/tag/%E4%BD%8E%E5%8A%9F%E8%80%97%E8%AE%BE%E8%AE%A1/二、RTL级低功耗设计　　　　前面介绍了系统级的低功耗设计，换句话说就是在系统级降低功耗可以考虑的方面。系统级的低功耗设计，主要是由系统级设计、具有丰富经验的人员实现，虽然还轮不到我们设计，我们了

2017-06-16 11:57:17 3342

转载 IC设计基础系列之低功耗篇3：数字IC）低功耗设计入门（三）——系统与架构级低功耗设计

来自：http://www.cnblogs.com/IClearner/tag/%E4%BD%8E%E5%8A%9F%E8%80%97%E8%AE%BE%E8%AE%A1/前面讲解了使用EDA工具（主要是power compiler）进行功耗分析的流程，这里我们将介绍在数字IC中进行低功耗设计的方法，同时也结合EDA工具（主要是Design Compiler）如何实现。我们的讲解的

2017-06-16 11:43:30 2852

转载 IC设计基础系列之低功耗篇2：（数字IC）低功耗设计入门（二）——功耗的分析

来自：http://www.cnblogs.com/IClearner/tag/%E4%BD%8E%E5%8A%9F%E8%80%97%E8%AE%BE%E8%AE%A1/前面学习了进行低功耗的目的个功耗的构成，今天就来分享一下功耗的分析。由于是面向数字IC前端设计的学习，所以这里的功耗分析是基于DC中的power compiler工具；更精确的功耗分析可以采用PT，关于PT的功耗

2017-06-16 11:06:48 9272

转载 IC设计基础系列之低功耗篇1：（数字IC）低功耗设计入门（一）——低功耗设计目的与功耗的类型

来自：http://www.cnblogs.com/IClearner/tag/%E4%BD%8E%E5%8A%9F%E8%80%97%E8%AE%BE%E8%AE%A1/低功耗设计这个专题整理了好久，有一个月了,有图有证据：　　然而最近一直有些烦心事、郁闷事，拖延了一下，虽然现在还是有点烦，但是还是先发表

2017-06-16 10:45:23 8102

原创 IC设计基础系列之CDC篇11：CDC跨时钟域设计不错的资源

1 CDC跨时钟域处理来自：https://wenku.baidu.com/view/8f0b6500856a561253d36f13.html主要内容a 单一信号跨时钟域处理b 总线数据的跨时钟域处理c 数据流的跨时钟域处理d 相关时钟系统的数据同步。时间的诗：挺正统的资料，值得细细品味。2 芯片设计中跨时钟域(CDC)来自：http:/

2017-06-11 20:05:39 2784

转载 IC设计基础系列之CDC篇10：跨时钟域信号传输（二）——数据信号篇

来自： http://www.cnblogs.com/IClearner/因为学习了其他方面的知识，耽搁了更新。今天我们就聊聊跨时钟域中的数据信号传输的问题。主要内容预览：　　 ·使用握手信号进行跨时钟域的数据传输　　·FIFO的介绍　　·在进行FIFO的RTL设计前的问题　　·FIFO的RTL设计(与仿真测试)　　·跨时钟域中的数据信号

2017-06-11 19:32:30 5448 2

转载 IC设计基础系列之CDC篇9：跨时钟域信号传输（一）——控制信号篇

来自：http://www.cnblogs.com/IClearner/p/6485389.html最近我整理了一下跨时钟域设计的一些知识，一方面这与亚稳态有关系，承接前面讲到的内容，一方面当做复习吧。主要内容主要是是围绕跨时钟域展开的，主要内容概览：　　　　·跨时钟域与亚稳态　　　　·跨同步时钟的控制信号传输　　　　·时钟同源，周期之间非整数倍的跨时钟

2017-06-11 19:30:26 5093 5

转载 IC设计基础系列之CDC篇8：亚稳态与多时钟切换

来自：http://www.cnblogs.com/IClearner/p/6475943.html前面的博文聊到了触发器的建立时间和保持时间：http://www.cnblogs.com/IClearner/p/6443539.html 那么今天我们来聊聊与触发器有关的亚稳态已经多时钟系统中的时钟切换。与亚稳态有关的问题比如跨时钟域的问题很快就会补充。今天的主要内容如下所示

2017-06-11 19:28:28 2529

转载 IC设计基础系列之CDC篇7：从CMOS到触发器（二）

来自：http://www.cnblogs.com/IClearner/前面说了CMOS器件，现在就接着来聊聊锁存器跟触发器吧，下面是这次博文要介绍的主要内容：　　　　·双稳态器件　　　　·锁存器常见结构　　　　·锁存器的应用　　　　·触发器　　　　·触发器的建立时间和保持时间1、双稳态器件　　双稳态器件是指稳定状态有两种

2017-06-11 19:24:43 1654

转载 IC设计基础系列之CDC篇6：从CMOS到触发器（一）

来自：http://www.cnblogs.com/IClearner/作为一个微电子专业的IC learner，这个学期也有一门课：《微电子器件》，今天我就来聊聊基本的器件：CMOS器件及其电路。在后面会聊聊锁存器和触发器。　　今天的主要内容如下所示：　　　　·MOS晶体管结构与工作原理简述　　　　·CMOS单元电路与版图　　　　·CMOS门电

2017-06-11 19:22:38 2517

转载 IC设计基础系列之CDC篇5：跨时钟域信号处理（发起请求信号和回传确定信号，有状态图，有代码）

来自：http://blog.csdn.net/skyplain1984/article/details/54782968一、慢速多周期信号Signal-in为clkA时钟域多周期信号。此时只需要用clkB打两拍即可。[plain] view plain copy print?module Signal_CrossDomain(

2017-06-11 18:53:53 2404

转载 IC设计基础系列之CDC篇4：跨时钟域信号如何处理（来自百度经验）

来自：https://jingyan.baidu.com/article/ce09321b5aab652bfe858f54.html无论是数据通讯领域还是IC设计领域（包括FPGA设计，ASIC设计），跨时钟域的信号都是相当难处理的，如果处理不好电路可能进入亚稳态状态，整个电路不能够正常的工作，而且还可能带来芯片的损坏，因而必须通过一些手段进行跨时钟域的处理。如果是单根

2017-06-11 18:43:39 3887

转载 IC设计基础系列之CDC篇3：揭秘《跨时钟域处理》三大方法

来自：http://dengkanwen.com/238.html 跨时钟域处理是FPGA设计中经常遇到的问题，而如何处理好跨时钟域间的数据，可以说是每个FPGA初学者的必修课。如果是还在校的本科生，跨时钟域处理也是面试中经常常被问到的一个问题。在本篇文章中，主要介绍3种跨时钟域处理的方法，这3种方法可以说是FPGA界最常用也最实用的方法，这三种方法包含了单bit和多bit数据的...

2017-06-11 18:20:41 12139 1

转载 IC设计基础系列之CDC篇2：clock domain crossing(CDC) (二跨时钟域设计的潜在问题）

一般来讲，如果设计中存在有多个时钟域，那么就必然会存在跨时钟域的timing path。如果对跨时钟域的timing path处理不当，则容易导致亚稳态，glitch，多路扇出，重新聚合等等问题，导致设计不能稳定工作或者就根本不能正常工作。1. 亚稳态对时序逻辑电路来说，一个DFF的输入信号必须在该DFF的时钟沿前后一段时间内都保持稳定才能保证DFF能锁存到正确的值。这既我们所说的

2017-06-11 17:20:16 10765

转载 IC设计基础系列之CDC篇1：clock domain crossing(CDC) （一 CDC的基本概念）

来自：http://blog.sina.com.cn/s/blog_72c14a3d0101de82.html随着技术的发展，数字电路的集成度越来越高，设计也越来越复杂。很少有系统会只工作在同一个时钟频率。一个系统中往往会存在多个时钟，这些时钟之间有可能是同步的，也有可能是异步的。如果一个系统中，异步时钟之间存在信号通道，则就会存在CDC（clock domain crossing）问

2017-06-11 17:04:50 28631

时间的诗