Verilog数字设计基础（1）

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《Verilog数字系统设计教程》第4版——夏宇闻

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一、什么是Verilog HDL

Verilog HDL是硬件描述语言的一种，用于数字电子系统设计。该语言允许设计者进行各种级别的逻辑设计，进行数字逻辑系统的仿真验证、时序分析、逻辑综合。它是目前应用最广泛的一种硬件描述语言。

二、Verilog HDL的5种模型类型

（1）系统级system-level
（2）算法级algorithm-level
（3）RTL级register transfer level
（4）门级gate-level
（5）开关级switch-level

三、Verilog HDL的基本概念

1. Verilog HDL程序是由模块构成的，每个模块的内容都是位于module和endmodule之间，每个模块实现特定的功能。
2. 模块是可以进行层次嵌套的，正因为如此，才可以将大型的数字电路设计分割成不同的小模块来实现特定功能。上层模块也可以通过实例引用把小模块连接起来，构成一个很大的逻辑系统。
3. Verilog模块可分为两种类型，一种是为了让模块最终能生成电路的结构（DUT），一种是为了测试所设计电路的逻辑功能是否正确（TB）。
4. 每个模块都要进行端口定义，并说明输入、输出口，然后对模块的功能进行描述。
5. 可用/…/和//…对程序的任何部分作注释，以增强程序的可读性和可维护性。