《Verilog数字系统设计教程》第4版——夏宇闻
一、模块的结构
Verilog 结构位于在module和endmodule声明语句之间,每个Verilog程序包括4个主要部分:端口定义、I/O说明、内部信号声明和功能定义。
要点:
①在Verilog模块中所有过程块(如:initial块、always块)、连续赋值语句、实例引用都是并行的;
②它们表示的是一种通过变量名互相连接的关系;
③在同一模块中这三者出现的先后顺序没有关系;
④只有连续赋值语句assign和实例引用语句可以独立于过程块而存在于模块的功能定义部分。
二、数据类型及其常量和变量
Verilog HDL中总共有19种数据类型,reg型、wire型、integer型、parameter型、large型、medium型、scalared型、time型、small型、tri型、trio型、tril型、triand型、trior型、trireg型、vectored型、wand型和wor型。
2.1 常量
整数有以下4种进制表示形式:
- 二进制整数(b/B)
- 十进制整数(d/D)
- 十六进制整数(h/H)
- 八进制整数(o/O)
数字表达方式有以下3种:
- <位宽><进制><数字>
- <进制><数字>,采用默认位宽(至少32位)