转载 Verilog HDL语言中,#(3,4)含义

文章系转载，原文地址：https://zhidao.baidu.com/question/153894006.html

Verilog中允许用户通过门延迟来说明逻辑电路中的延迟，此外用户还可以指定端到端的延迟。
在Verilog门级原语中，有三种从输入到输出的延迟。
1 上升延迟：在门的输入发生变化的情况下，门的输出从0，x，z变化到1所需的时间成为上升延迟。
2 下降延迟：下降延迟是指门的输出从1，x，z变化到0所需的时间。
3 关断延迟：门的输出从0，1，x变化为高阻Z所需的时间。
另外，如果值变化到不确定值x，则所需的时间可以看成是以上三种延迟值中最小的那个。

Verilog中有三种不同的方法来说明门的延迟。如果用户只确定了一个延迟值，那么所有类型的延迟都是用这个延迟值，如果用户指定了两个延迟值，则他们分别代表上升延迟和下降延迟，两者中小者为关断延迟，如果用户指定了三个延迟值，则他们分别代表上升延迟、下降延迟和关断延迟。如果为制定延迟值，那么默认延迟值为0.

例子
and #(3,4,5) b1 (out,in,control); //上升延迟为3，下降延迟为4，关断延迟为5