《高速电路设计与仿真自学笔记》（四）信号质量之传输延迟、上升下降时间、偏移、有效电平时间、抖动

前情提要：上一篇简述了信号质量过冲、回冲、振铃、边沿非单调。前文链接《高速电路设计与仿真自学笔记》信号质量（三）-CSDN博客

目录

1、广义的信号质量

①信号传输延迟(Propagation Delay)

②上升下降时间(Rising and Falling Time)

③信号之间的偏移(Skew)

④有效高低电平时间(High and Low Times)

⑤抖动(Jitter)

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1、广义的信号质量

广义的信号质量还可以泛指包括所有可能引起信号接收、信号时序、工作稳定性或者电磁干扰方面问题的不正常现象。常见的有如下几方面。

①信号传输延迟(Propagation Delay)

●概念：指由于传输路径的延时造成的信号由发送到接收之间的时间偏差。

信号传输延迟是信号在传输过程中经历的时间延迟，它是信号传输过程中的一种固有现象。

●影响因素：在信号传输过程中，由于传输介质、传输距离、信号速度以及信号处理等因素，信号传输延迟是一定存在的。

如图1-1所示。

图1-1 驱动端与接收端出现延时

在分析同步信号时序时需要考虑传输路径引起的延时。

②上升下降时间(Rising and Falling Time)

●概念：通常数据手册将其定义为上升下降沿电压在10%~90%的时间。

“IBIS模型会用上升下降沿电压在20%~80%的时间”。

如图1-2所示。

图1-2 上升下降时间

●影响因素：上升下降沿时间会因为工作环境(供电电压、温度)的变化对器件造成影响；传输路径的特性(长度，损耗等)；信号的负载；信号的干扰串扰；同步开关噪声等产生变化。

某些接收器件会有触发要求，在时序约束要求严格的设计中(DDR2/DDR3DDR4)也需要考虑上升下降时间的因素。边沿时间会影响信号达到翻转门限电平的时间，并决定信号的带宽。

③信号之间的偏移(Skew)

●概念：指一组信号之间的时间偏差。

●影响因素：主要是由于在信号之间传输路径的延时（传输延迟）不同及一组信号的负载不同，以及信号的干扰（串扰）或者同步开关噪声所造成信号上升下降时间的变化等引起的。如图1-3所示。

图1-3 信号之间的偏移

在分析源同步信号时序时需要考虑信号之间的偏移，比如一组DDR数据走线和数据采样时钟之间的传输时延的偏差。

④有效高低电平时间(High and Low Times)

●概念：指信号保证为高或低电平有效的时间。如图1-4所示。

在分析信号时序时，必须保证在接收端的数据/地址信号的有效高低电平时间，能够满足接收器件时钟信号判决所需要的建立保持时间的时序要求。

图1-4 有效高低电平时间

●影响因素：当考虑信号完整性问题时，信号质量(回冲、振铃、边沿时间)会对有效高低电平时间产生影响。

⑤抖动(Jitter)

●概念：是描述数字信号在短期内其瞬时变化相对于理想位置发生的偏移。这种偏移本质上描述了信号周期与其理想值之间的偏差。如图1-5所示。

图1-5 抖动

●影响因素：

抖动是信号时域变化的一种测量结果，可以进一步分为随机性抖动（Random Jitter, RJ）和确定性抖动（Deterministic Jitter, DJ）

随机抖动是由难以预测的因素引起的，如器件的内部热噪声、晶体的随机振动或宇宙射线等。这类抖动很难消除，并且其峰-峰值通常与测试时间有关，因为随机抖动的分布通常是高斯分布，没有明确的边界。

确定性抖动则是由可识别的干扰信号造成的，如信号的反射、串扰、开关噪声、电源干扰等。这类抖动通常幅度有限，并且具备特定的产生原因。确定性抖动可以进一步细分为周期性抖动（Periodic Jitter, PJ）、数据相关抖动（Data Dependent Jitter, DDJ）和占空比抖动（Duty Cycle Distortion, DCD）。

●后果：在考虑并行总线的时序时，过多的抖动可能浪费宝贵的时钟周期，或者导致获得错误的数据。抖动在设计时钟脉冲发生和分发电路时起着重要作用。在考虑高速串行链路传输时，过多的抖动会造成误码率达不到指标。

信号完整性分析就是要考虑这些信号质量对设计的影响。

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参考文献：《Cadence高速电路设计 Allegro Sigrity SIPIEMI设计指南》陈兰兵