FPGA实验一: 各种门的验证

最新推荐文章于 2024-06-19 17:02:56 发布

WuYuFffan

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分类专栏： FPGA学习文章标签： fpga

本文链接：https://blog.csdn.net/WuYuFffan/article/details/107963592

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本文介绍了FPGA实验中对与门、或门等基本逻辑门的验证过程，包括在testbench中设置输入，以及根据真值表分析验证结果。

摘要由CSDN通过智能技术生成

FPGA各种门的验证

创建andtest类:

module andtest();

reg p0;
reg p1;
wire p2;

//----Code starts here: integrated by Robei-----
initial begin
p0 = 0;
p1 = 0;
#1
p0 = 1;
#1
p1 = 1;
#1
p0 = 0;
#1
p1 = 0;
#1
$finish;
end



initial begin
	$dumpfile ("D:/FPGA/FPGA_code/andtest.vcd");
	$dumpvars;
end
//---Module instantiation---
andgate andgate1(
	.a(p0),
	.b(p1),
	.y(p2));

endmodule    //andtest

#1：表示间隔一秒钟
注意: testbench 中的input(p0,p1) 一定要声明为reg

1. 与门:

module andgate(
	a,
	b,
	y);

	//---Ports declearation: generated by Robei---
	input a;
	input b;
	output y;

	wire a;
	wire b;
	wire y;

	//----Code starts here: integrated by Robei-----
	assign y = a&b;
	
endmodule    //andgate