FPGA实验二：计数器

最新推荐文章于 2024-08-02 17:45:07 发布

WuYuFffan

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分类专栏： FPGA学习文章标签： fpga 芯片

本文链接：https://blog.csdn.net/WuYuFffan/article/details/107964746

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本文介绍FPGA实验中关于加计数器和减计数器的实现。加计数器在reset为1时清零，enable为1时开始从0到16计数。减计数器在reset为1时置F，enable为1时开始从16自减到0。详细介绍了计数器代码、验证代码和时序图。

摘要由CSDN通过智能技术生成

FPGA实验二：计数器

加计数器

当reset为1的时候,count清零
当enable为1的时候，count开始计数
count的取值范围为0~16（4位）

计数器代码

always@(posedge clock)    \\clock函数自从芯片一开始运行就一直在运作
begin
	if(reset == 1)            \\当reset函数为1的时候把count清零
	begin
		count <= 0;
	end
	else if(enable == 1)
	begin
		count <= count + 1;   \\当enable打开时,计数开始
	end
end

验证代码

initial begin
	clock = 1;
	reset = 0;
	enable = 0;    \\一开始把clock、reset、enable、分别清零
	#5 reset  = 1;
	#10 reset = 0;   \\reset置1，把count清零
	#10 enable = 1;
	#150 enable = 0;
	#5 $finish;
end
always begin
	#5 clock =~clock;   \\定义clock函数
end