Verilog数字系统设计教程【夏宇闻】笔记2

Verilog语法的基本概念

Verilog HDL 既是一种行为描述的语言也是一种结构描述的语言。这就是说,无论描述电路功能行为的模块或描述元器件或较大部件互连的模块都可以用 Verilog 语言来建立电路模型。如果按照一定的规则和风格编写,功能行为模块可以通过工具自动地转换为门级互连的结构模块。
Verilog 模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们所对应的模型类型共有以下 5 种,现分别给以简述。
(1)系统级(system-level)用语言提供的高级结构能够实现所设计模块的外部性能的模型
(2)算法级(algorithm-level)用语言提供的高级结构能够实现算法运行的模型
(3)RTL级(register transfer level)描述数据在寄存器之间的流动和如何处理控制这些数据流动的模型。
以上三种都属于行为描述，只有 RTL 级才与逻辑电路有明确的对应关系
(4)门级(gate-level):描述逻辑门以及逻辑门之间连接的模型。与逻辑电路有确定的连接关系，以上四种数字系统设计工程师必须掌握。
(5)开关级(switch-level):描述器件中三极管和储存节点以及它们之间连接的模型。

一个复杂电路系统的完整 Verilog HDL模型是由若干个 Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块有交互联系的现存电路或激励信号源。利用 Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计,并对所作设计的逻辑电路进行严格的验证。
如果我们在编写 Verilog 模块时,不但符合语法，还符合一些基本规则，就可以通过计算机上运行的工具把行为级描述代码自动转换为门级描述模块,这个过程叫做综合(Synthesis)。我们知道门级描述 模块很容易与某种工艺的基本元件逐一对应起来,再通过布局布线工具自动地把它转变为某种具体工艺的电路布线结构。在初级篇里除了讲解基本语法外,主要讲解符合何种风格的 Verilog模块是可以综合的;何种模块是不可以综合的;不可综合的 Verilog 模块有些什么作用等。Verilog 语法最重要的几个基本概念:并行性、层次结构性、可综合性和测试平台(testbench)。
Verilog 还可以用来描述变化的测试信号。描述测试信号的变化和测试过程的模块叫做测试平台(Testbench或 Testfixture),它可以对电路模块(无论是行为的或结构的)进行动态的全面测试。通过观测被测试模块的输出信号是否符合要求,可以调试和验证逻辑系统的设计和结构正确与否，并发现问题及时修改。
这种测试可以在功能(即行为)级上进行,也可以在门级结构级上进行。前者称为前仿真,后者称为门级仿真。如果门级结构模块与具体的工艺技术对应起来,并加上布局布线引人的延迟模型,此时进行的仿真称为布线后仿真,这种仿真与实际电路情况非常接近。可以通过运行仿真器,并观察输入/输出波形图来分析设计的电路模块的运行是否正确。

小结

(1)Verilog HDL程序是由模块构成的。每个模块的内容都是位于 module 和 endmodule 两个语句之间。每个模块实现特定的功能。
(2) 模块是可以进行层次嵌套的。正因为如此，才可以将大型的数字电路设计分割成不同的小模块来实现特定的功能
(3)如果每个模块都是可以综合的,则通过综合工具可以把它们的功能描述全都转换为最基本的逻辑单元描述,最后可以用一个上层模块通过实例引用把这些模块连接起来,把它们整合成一个很大的逻辑系统。
(4) Verilog 模块可以分为两种类型:一种是为了让模块最终能生成电路的结构,另一种只是为了测试所设计电路的逻辑功能是否正确。(5)每个模块要进行端口定义,并说明它是输入口还是输出口，然后对模块的功能进行描述。
(6) Verilog HDL程序的书写格式自由，一行可以写几个语句，一个语句也可以分写多行。
(7)除了endmodule 语句外，每个语句和数据定义的最后必须有分号。(8)可以用/……/和//……对Verilog HDL 程序的任何部分作注释。一个好的、有使用价值的源程序都应当加上必要的注释，以增强程序的可读性和可维护性。