ZeldaL-CSDN博客

原创 HDLBit: The complete timer

题链接：Exams/review2015 fancytimer - HDLBits (01xz.net)We want to create a timer with one input that:is started when a particular input pattern (1101) is detected, shifts in 4 more bits to determine the duration to delay, waits for the counters to fini

2022-05-11 10:59:33 165

原创 HDLBits：状态机之“Q2b: Another FSM”

题链接：Exams/2013 q2bfsm - HDLBits (01xz.net)题目：Consider a finite state machine that is used to control some type of motor. The FSM has inputsxandy, which come from the motor, and produces outputsfandg, which control the motor. There is also a c...

2022-04-22 10:50:28 311 2

原创 HDLBits：状态机（FSM）之“Serial receiver”系列

DATA 状态合并了图中的 “stop”Serial receiver and datapath题链接：Fsm serialdata - HDLBits (01xz.net)利用上一题 count 即可完成module top_module( input clk, input in, input reset, // Synchronous reset output [7:0] out_byte, output done); //..

2022-04-14 23:37:45 578

原创 HDLBits：状态机（FSM）之“Game Lemmings”

目录Lemmings2Lemmings3Lemmings4Lemmings2题链接：Lemmings2 - HDLBits (01xz.net)较之上一题引入一个 fall 态，题目看起来有点绕，从题中给定的提示图很容易理解。由 fall 态返回需要保持原本掉落时的移动方向，于是将 fall 态巧妙地分为左、右移动时不同的两种 fall 状态，直观。处于 fall 态时 walk_left、walk_right 同时为低电平。module top_module(

2022-04-12 17:27:31 211

原创 12小时制时钟Verilog实现

题来自网站HDLBits：“Count clock”（网址：https://hdlbits.01xz.net/wiki/Count_clock）功能分析：12进制，有“上午/下午”表示位pm（高电平1表示下午，0表示上午）使能信号ena有效时钟才运行，反之暂停复位信号reset有效则重置时间为12：00:00 am思路：6个计数器级联（同步clk）设计一个子模块用于分、秒4个数字的显示（小时的2个数字比较特殊，不在该子模块）：分、秒均为两个数字的计数器（高位显示0-5，低位显示0-9，r

2022-03-23 18:13:23 1449

原创数电之比较器

相等比较器判断2个二进制数是否相等，只有2种输出“等”或者“不等”（0与1），不含这两个数的大小关系。2个待比较数、数为1位的相等比较器可使用同或门（异或门）实现，使用同或门时输出高电平表示相等。下图为2个待比较数、数为2位的相等比较器的RTL：两个数为A1A0和B1B0，需要四个输入，高位不带权值（可用2个同或门和1与门实现）。波形验证如下图，当A0=B0且A1=B1时，输出才为高电平1：不等比较器思路：分析：A>B真值表 A1 A0

2022-03-11 00:01:53 4782

原创 Verilog阻塞赋值、非阻塞赋值

阻塞赋值、非阻塞赋值1.阻塞赋值（使用 = ）理解为程序语言（如C语言）的顺序执行，xx执行完毕之后才能执行yy（执行xx时对于yy谓之“阻塞”）。module (input a, input b, output c);endmodule2.非阻塞赋值（使用 <= ）...

2022-02-26 10:35:58 210

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