- 题来自网站HDLBits:“Count clock”(网址:https://hdlbits.01xz.net/wiki/Count_clock)
功能分析:
- 12进制,有“上午/下午”表示位pm(高电平1表示下午,0表示上午)
- 使能信号ena有效时钟才运行,反之暂停
- 复位信号reset有效则重置时间为12:00:00 am
思路:6个计数器级联(同步clk)
设计一个子模块用于分、秒4个数字的显示(小时的2个数字比较特殊,不在该子模块):分、秒均为两个数字的计数器(高位显示0-5,低位显示0-9,reset_cla用于标识区分)。
- 除开秒的低位0-9(秒低位的进位始终有效,即秒低位只需ena使能有效即可在clk到来+1),其余5个位的计数器均需要使能信号ena和相应的进位信号(后续声明为ena_per)同时有效才能在clk到来+1。(如00:09:59,“分”的0变为1,只需ena有效clk到来即可,因为此时9、5、9满足进位有效)
// 分、秒的4个数字的子模块
module m_s(
input clk,