PWM DAC中低通滤波器的设计

PWM DAC 介绍

DAC资源在嵌入式开发内是比较宝贵的，对一般不需要太精准的DAC需求，使用定时器产生的PWM波来做DAC是普遍的低成本解决方案。

PWM DAC 原理

PWM波可以分解为一个直流分量和一个占空比固定，但平均幅度为0的方波。通过调整占空比，那么PWM分解所得到的直流分量会随之变化，这样就实现了PWM DAC。

公式

通过傅里叶级数，PWM波可以展开为：

如果在PWM输出脚加入低通滤波器，将谐波分量滤掉，只保留直流分量部分，就可以实现DAC了。
对应PWM的参数：
周期： N
占空比：n
以STM32为例，PWM的周期由ARR寄存器决定，占空比由CCRx寄存器决定。基本原理是计数值小于CCRx中装载的值，输出低电平，计数值大于装载值输出高电平，当计数值到达ARR寄存器中的值后，归零重新开始计数。

标准DAC输出

DAC输出 = DORx/2^12* Vref，滤掉谐波后，f(t) = n/N*VH， 对比两个公式可以知道，PWM DAC的分辨率 = log2（N）。如果N = 256，分辨率就是8位的。

低通滤波器设计要求（8位分辨率）

1. 精度要求： 一般要求1次谐波对电压的影响不超过1位的精度。以输出范围0~3.3V为例，要求1次谐波的影响低于3.3/256 = 0.01289V
2. 1次谐波的最大值：由于满输出是3.3V，那么1次谐波的最大值就是2*（3.3-0）/pi = 2.1V
3. RC滤波器的电路要求：根据上面的计算RC滤波器至少需要提供-20lg（2.1/0.1289） = -44dB的衰减
4. 截止频率要求：定时器72MHz，PWM DAC的分辨率是8位，那么PWM频率 = 72M/256 = 281.25K，如果采用1阶RC滤波，截止频率1.77KHz，如果使用2阶滤波，截止频率22.34KHz
5. 使用RC滤波器

滤波器设计

这里教程上没有讲的很清楚，但这块对于电路设计又很关键，因此展开详细记录一下。
根据上面的讨论，我们是需要设计一个低通滤波器，这个滤波器的要求是对281.25KHz处有至少44dB的衰减。

截止频率

截止频率是指在这一频率上，信号有3dB衰减。假设一个低通滤波器（LP）在100Hz上有3dB衰减，那么这个滤波器的截止频率（fc）就是100Hz。我们现在的设计需求是在281.25KHz有至少44dB衰减，那么截止频率应该怎么选呢？

LP的频率响应

上图是一个一阶的截止频率为100Hz的低通滤波器的频率响应图。可以看到，在十倍频（1kHz）处衰减是20dB，那么我们就说这个滤波器的陡度是20dB/decade。滤波器的陡度的最大值只和滤波器的阶数有关，用公式描述就是：

                               Steepness = -20*ndB/decade

其中n是滤波器阶数，steepness是陡度，也就是止带 vs 频率的斜率。有了陡度，我们可以很轻易的算出理想状况下截止频率为100Hz的LP对任意频点处信号的衰减。举个例子：
还是上图的LP，需要知道在50kHz处的衰减。那么
attenuation = 20*log10（50000/100） = 53.98dB
看一下结果是不是符合预期：

可以看到，仿真结果与计算结果是符合的。

滤波器的阶数

对于RC-LP，滤波器的阶数就是极点数量，也就是RC滤波器中C的个数。滤波器的阶数与陡度直接相关，因此在设计前，需要预先选择滤波器的阶数。滤波器的阶数越高，其对信号的影响就越强，但同样的设计和实现就越复杂。工程里更多是满足指标后稍有余量即可。按照PWM DAC里我们计算的结果，需要对281.25kHz有至少44dB的衰减。
如果我们选择1阶滤波器：
fc = 1/(10^(44/20))*281.25 = 1.77kHz
如果我们选择2阶滤波器：
fc = 1/(10^(44/40))*281.25 = 22.34kHz

至此，课程上不清楚的地方就解释清楚了。有了最关键的截止频率，RC滤波器设计就很容易了。

实际滤波器设计

设计时需要满足：
R54C63 = R55C64 =RC
截止频率fc = 1/（2piRC）