3-8译码器的设计

最新推荐文章于 2024-09-25 12:15:06 发布
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文章标签： VHDL语言 3-8译码器 DM74LS138 Quartus II EDA
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版权
该博客介绍了如何使用VHDL语言设计和实现一个3-8译码器，包括理解VHDL基本结构、编写真值表对应的程序，并通过Quartus II进行编译和仿真。内容涵盖了DM74LS138芯片的引脚图、真值表以及操作步骤，强调了工程创建、文件命名规范以及软件仿真的注意事项。
摘要由CSDN通过智能技术生成

目的

1. 掌握组合逻辑电路的设计方法。

2. 掌握VHDL语言的基本结构及设计的输入方法。

3. 掌握VHDL语言的基本描述语句的使用方法。


内容

设计并实现一个3－8译码器。要求根据真值表编写出3－8译码器VHDL语言程序，并利用开发工具软件对其进行编译和仿真，最后通过实验开发系统对其进行硬件验证。


原理

1. DM74LS138的引脚图和真值表

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Lower_Lamb
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用户定义原语UDP和模块调用
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三线八线译码器设计Verilog代码modelsim仿真
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对于3-8译码器的输出信号，我们需要在每个时钟周期中更新其值。因此，将输出信号定义为reg类型是合适的选择，因为它允许我们在always块中使用阻塞赋值语句（）或非阻塞赋值语句（<=）来更新输出信号的值。编译错误：wire类型的信号不能在always`块中进行赋值操作，因此编译器会报错。功能错误：由于wire类型的信号无法在always块中赋值，输出信号的值将无法更新，从而导致无法正确实现3-8译码器的功能。本实验成功设计和仿真了一个3-8译码器电路，并验证了其功能的正确性。
FPGA学习--Quartus Ⅱ实现3-8译码器设计
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1、点击File中的New Project Wizard，新建一个工程2、出现如下图所示的界面，直接点击Next，不需要其他操作3、点击Next之后，出现以下界面，其中第一栏为工程路径，第二栏为工程名，这次实现的为38译码器，工程名为decoder3-8。第三栏为顶层名，一般在写了第二栏之后第三栏会自动与第二栏保持一致。全部弄好之后点击Next4、这个是添加设计代码的地方，不用管它，直接点击Next5、这个页面主要是选择开发芯片型号，而我们只需要仿真，所以直接点Next就行。
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器件名称：3-8译码器的74HC138芯片 要求电路性能指标： ⑵驱动10个LSTTL电路（相对于15PF电容负载） ⑶于VDD=3.3V，VOH=3V，VOL=0.3V ⑷tTLH/tTHL=10ns； ⑷tPLH/tPHL（A1、A2、A3→Y）=15ns； ⑸tPHL/ tPLH（S1、S2...
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