3-8 译码器设计实验--VHDL

一、实验目的

（1）学习并掌握Quartus II的使用方法
（2）学习使用原理图方法进行逻辑设计输入，并初步了解可编程器件设计的全过程
（3）熟悉ALTERA公司EDA设计工具软件Quartusll设计一个3-8译码器，并在实验开发系统上熟悉原理图输入及仿真步骤，掌握组合逻辑电路的设计及静态测试方法

二、实验仪器设备

（1） PC机一台。
（2）Quartus Ⅱ开发软件一套
（3）EDA实验开发系统一套

三、实验原理

译码是相对于编码的逆过程，在基于一定硬件支持下能是将具有特定含义的二进制代码通过特定的逻辑电路设计进而转换成控制信号，也就是将每个输入的二进制代码转译成对应的高低电平信号并输出。具有译码功能的逻辑电路简称为译码器。
译码器可以分为两种基本的类型，其中一种是将一系列代码转换成与之一 一相对应的实际高低电平有效控制信号,这种译码器称为唯一地址译码器，通常情况下这种译码器被用于计算机系统中对存储单元地址的译码，即将每一个地址代码转换成一个有效信号，从而选中存储单元中与之对应的单元;另一种译码器是将一种代码转换成另一种有别于之前代码,如可以将BCD 代码转换为七段显示译码器执行的动作就是把一个4位BCD码转换为7位码输出。如果有N个二进制选择线，则最多可译码为$2^N$个数据。

四、实验内容

3-8译码器的逻辑线路图如图所示

在本实验中,采用原理图设计方法实现一个简易3-8 译码器的设计。用三个按键来模拟3-8译码器的三个输入逻辑电平信号，用八个 LED灯来表示3-8译码器的八个输出逻辑电平译码器的真值表进行对比,信号。通过输入不同的逻辑电平值来观察输出电平结果，与3-8看是否一致。
3-8译码器真值表见下表

3-8译码器的时序仿真图如图所示

VHDL代码示例（上面绘制电路法和下面代码法任选其一即可）：

Library ieee;
Use ieee.std_logic_ 1164.all;
Entity decoder3_8 is
Port( a:in std_logic_vector (2 downto 0);
	g1,g2,g3:in std_logic;
	y:out std_ logic vector (7 downto 0));
End;
Architecture one of decoder3_8 is
Begin
Process (a,g1,g2,g3)
Begin
	If g1='0' then y<="11111111";
	Elsif g2='1' or g3='1' then Y<="11111111";
	Else
	Case a is
		When "000" =>y<="11111110";
		When "001" =>y<="11111101";
		When "010" =>y<="11111011";
		When "011" =>y<="11110111";
		When "100" =>y<="11101111";
		When "101" =>y<="11011111";
		When "110" =>y<="10111111";
		When "111" =>y<="01111111";
		When others =>y<="11111111";
	End case;
	End if;
End process;
End;

五、实验步骤

（1）创建一个工程文件夹,该工程所有的文件都保存在这文件夹中，英文命名文件夹。
（2）启动Quartus Ⅱ建立个空白工程，然后命名为 decoder.bdf。
（3）新建原理图文件 decoder.bdf，输入原理图并保存，并进行编译,若编译过程中发现错误，则找出并更正错误，直至编译成功为止。
（4）建立仿真文件，输入仿真波形并保存，对设计进行功自能仿真。
（5）功能仿真正确的情况下选择目标器件并对相应的引脚进仃钡疋,仕辽里所选择的器件为 Altera公司 Cyclone系列的 EPIC12Q240C8芯片。将未使用的管脚设置为三态输入。
（6）对该工程文件进行全程编译处理,若在编译过程中发现错误，则找出并更正错误,直至编译成功为止。
（7）拿出 USB BlasterlAlter:a ByteBlasterII下载电缆,并将。此电缆的两端分别接到PC机的USB 口/打印机并口和实验箱的 JTAG下载口上,打开电源，执行下载命令，把原理图下载到 FPGA 器件中。观察输出的结果与3-8译码器的真值表是否一致。

六、实验要求

（1）用原理图方法实现3-8译码器。
（2）设计仿真文件，进行软件验证。
（3）通过下载线下载到实验系统上进行硬件测试验证。
（4）选择实验电路模式5。

源代码下载：3-8译码器设计源代码–VHDL