#FPGA学习笔记# 如何实现３—８译码器

一、原理
1、简述：三位二进制信号的输入，实现八位二进制信号的输出
2、真值表如下
其中 A、B、C是三路输入，EN为使能端

二、实验代码

module My3_8(a,b,c,out);
 input a;
 input b;
 input c;
 output reg [7:0]out;
 
 always@(a,b,c)
  begin
   case({a,b,c})
   3'b000:out=8'b0000_0001;
   3'b001:out=8'b0000_0010;
   3'b010:out=8'b0000_0100;
   3'b011:out=8'b0000_1000;
   3'b100:out=8'b0001_0000;
   3'b101:out=8'b0010_0000;
   3'b110:out=8'b0100_0000;
   3'b111:out=8'b1000_0000;
   endcase
  end 
endmodule

三、Verilog 语言 语法总结
1、位宽设定：输出为八位，从第0位开始则为[7:0];如果是高四位设为[7:4],即输出是从第四位开始。
2、always@（…）语句；括号里是敏感信号，当敏感信号变化时，always@（…）中的语句也要发生变化。
3、语句什么时候并行执行，什么时候串行执行？
Verilog语言不同于C语言等编程语言，它是硬件描述语言。
像assign块、always块、initial块语句是并发执行；Begin …end中的语句是顺序执行。
4、case 语句的用法
case({a,b,c})//花括号实现a,b,c的一个连接
… …
endcase
5、注意：
（1）always块、initial块语句等是过程块语句；assign块是组合逻辑块。
（2）assign块独立于过程块语句，独立存在于module逻辑语句中