#VCS# 关于VCS 编译选项 《-v 、 -y 、+libext+》 的理解

本文详细介绍了VCS编译选项-v、-y和+libext+的含义和使用场景。-v选项用于指定工艺库文件,-y选项指定cell和lib文件路径,而+libext+则不直接涉及。文章通过实例解释了如何使用这些选项,并强调了使用-y选项时文件名和实例化模块名称需一致的重要性。

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我们知道,VCS 提供了如下三个选项:-v 、-y、+libext+。

今天我们一起拿好小黑板,坐稳小板凳,分析一下三个编译选项的含义和正确使用场景。不要大意,还是有陷阱的哦~

关于 -v 选项

-v lib_file  :表明我们的设计RTL代码里用到了这个工艺库文件里面定义的源。

【例子1】本例子,目录结构如下,新建目录macros。

 里面新建文件my_macros.sv,具体内容如下:


interface lib_if();

endinterface

`celldefine
module my_add(aa,bb,cc);
input aa;
input bb;
output reg [1:0] cc;

assign  cc = aa + bb;

endmodule
`endcelldefine

`celldefine
module my_sub(aa,bb,cc);
input [1:0] aa;
input [1:0] bb;
output reg [1:0] cc;

assign  cc = aa ^ bb;

endmodule
`endcelldefine

 在Makefile中,添加如下一行VCS 编译选项。这里指定我们想要的最小实例化单元。

### VCS 编译选项 `-sv_lib` 使用说明及配置方法 在VCS环境中,编译选项`-sv_lib`用于指定SystemVerilog库文件的位置。此选项允许用户将特定的SystemVerilog模块定义为库的一部分,以便后续设计可以引用这些预编译好的库组件而不必每次都重新编译它们[^1]。 当使用`-sv_lib`时,通常是为了提高大型项目中重复使用的IP核或其他常用功能模块的效率。通过这种方式,可以在不同的设计之间共享已验证过的代码片段,从而简化开发流程并减少整体编译时间。 具体来说,在命令行中应用`-sv_lib`的方式如下所示: ```bash vcs -full64 +acc -sverilog -R -Mdir=work \ -f file_list.f \ -l vcs_compile.log \ -debug_all \ -sv_lib /path/to/your/library.so ``` 上述示例展示了如何向VCS传递一个路径指向外部创建的shared object (`.so`) 文件作为SystemVerilog库。这里假设已经有一个名为`library.so`的动态链接库存在,并且包含了想要加入到当前仿真的某些特殊函数实现或接口声明[^2]。 需要注意的是,如果打算把某个SV源码文件设为库,则不应随意添加`-v`标志给它;因为按照规定,被标记成库成员的设计单元内部不允许再实例化来自其他地方的对象——这违反了独立性和封装性的原则[^3]。 另外值得注意的一点是,更改任何参与构建过程中的文件名都可能导致意想不到的结果甚至错误提示。因此建议保持原始命名约定不变除非确实有必要做出调整[^4]。
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