【原创】LVDS应用出现的问题_Detective_ALong_新浪博客

硬件设计：

     Clk、Ena由一片LVDS输出芯片发射，八片FPGA差分管脚接收；

     Dat[15:0]各自有独立的LVDS发射和接收；

     在接收端，用FPGA将LVDS电平转换为LVCMOS电平输出做观察用。

现象：

     Clk采用双边沿采样的方式，结果发现，在某些时钟下降沿处Dat信号发生了两次跳变。

分析：

     1）时钟下降沿存在回沟导致FPGA将其判决为上升沿。

     2）LVDS一般用作点对点通信，一对多时反射信号在接收端叠加；

     3）Clk信号上升沿时间：8ns，Fknee = 0.5/8ns = 62.6MHz , λknee = C/Fknee = (3*10^8m/s)/62.5MHz

        = 4.8m ，λknee/6 = 0.8m , 走线长度 0.4m < (λknee/6) ,不过上升沿时间小于4ns时，本线就可以         认为是传输线了。