LVDS应用小结

                                 LVDS应用小结

LVDS（Low-Voltage Differential Signaling ,低电压差分信号）是美国国家半导体（National Semiconductor, NS，现TI）于1994年提出的一种信号传输模式的电平标准

LVDS驱动器和接收器

如上所示的LVDS驱动器-接收器对的原理图。驱动器中含有一个（标称值）3.5mA的电流源。因为接收器输入阻抗很高，故整个电流实际上全部流过100Ω终接电阻，于是在接收器输入端产生了350mV（标称值）的电压。接收器的阈值可以保证为100mV或更低；改变电流方向即可在接收器端形成幅值相同而极性相反的电压，以这种方式来产生0和1。

CML&LVPECL
电流模式逻辑（Current-Mode Logic CML）和低压正发射极耦合逻辑（Low-Voltage Positive-Emitter-Coupled LVPECL）
典型CML实现方案

如图所示,CML技术有一个特点是在驱动器和接收器上均集成终接网络.CML使用一个无源的上拉电路（将电压拉升到正电压轨），其阻抗一般为50Ω。大多数CML都采用了交流耦合的实现方案
典型的LVPECL实现方案
SerDes架构

1. 并行时钟SerDes
   并行-时钟-串化器编码示例

目前TV方案使用均为此种形式的架构，从该架构图可以看出来在CLK一个周期内 Data传过7bit数据
2. 嵌入式时钟（起始/终止）位SerDes
18bit时钟位嵌入式串化器编码示例

时钟位嵌入式架构中的发送器将数据总线上的数据信号和时钟串行化，形成单路串行信号对。两个时钟位，一路低而另一路高，被嵌入到串行流中，每隔一个周期放置一个，用于界定串化后每个字的起点和终点（因此又有另一个名称“起止位”SerDes）并在串行数据流中产生一个周期性的上升沿。这种架构的一个好处是，数据有效负载的字宽度无需被限制为字节的倍数。

周期性嵌入时钟信号切换
串化器在电路上电时就可以搜寻周期性出现的嵌入时钟信号的上升沿。由于有效负载数据位的量值随时间变化，而时钟位不会，因此，无论有效负载的数据样式如何变化，解串器都可以从串行数据流中将数据恢复出来。在那些接收器是不受系统直接控制的远程模块的系统中，这种自动同步能力是一项极为有用的功能。因为接收器可以锁定到接收的嵌入时钟信号上，而不是锁定到外部的基准时钟信号上，因此对发送器与接收器的时钟信号的抖动要求可以放宽。
3.8b/10b SerDes
8b/10b串化器编码实例

（8b/10b）串化器可将每个并行数据字节映射为一个10bit的代码，然后将该10bit码串行化，传送到一个串行对上。此种编码可实现直流平衡（所发送的0和1的数量相平衡）。
为了让接收器能在串行流中