Vitis AI(03) Vivado Flow

最新推荐文章于 2024-08-28 21:21:48 发布
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分类专栏： Vitis AI 文章标签： fpga开发
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本文链接：https://blog.csdn.net/abcxy2161/article/details/124983405
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本文详细介绍了如何在Vivado中为Vitis AI创建硬件平台，包括创建Vivado工程、配置Zynq UltraScale MPSoC、设置时钟、添加中断控制器以及对Zynq SoC进行配置，最终生成bit流。此过程不再需要在Vivado中导入DPU IP，而是专注于为DPU运行环境提供支持。
摘要由CSDN通过智能技术生成

从本文开始，将正式介绍VitisAI的工作流程。第一个流程就是Vivado Flow，在Vivado开发环境中创建一个硬件平台，为后续的PetaLinux和Vitis提供基础。Vivado中的大部分的内容都是在Block Design中完成的，核心目标是创建一个Zynq UltraScale MPSoC的运行硬件环境，以及为DPU的正常运行提供硬件支持。这里需要注意，较老版本的VitisAI教程中，需要在Vivado中导入DPU的IP核，这种做法已经成为历史，本文介绍的流程中，在Vivado中是不需要导入DPU IP核的，只是对DPU运行环境进行支持，例如中断、时钟等

创建Vivado工程

打开vivado

source /opt/pkg/xilinx/Vivado/2021.1/settings64.sh
vivado

vivado打开后，点击Create Project->Next

 输入项目名称，这里我输入的是”dpu_hardware”，点击Next

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