整理verilog中关于assert语句的使用说明书（SVA语法书读后小结）

作为验证工程师所关注的东西主要有2个。

1， a constrained random test bench

2 ，an integrity code coverage tool

而assert相关语法中主要检查数据和协议。功能覆盖率中也包含了协议的覆盖和测试计划的覆盖。其中，s v a用来做检查主要是检查协议和与协议有关的cover点。

s v a的主要论证方式有2种。

1，如果一种可能在设计中禁止发生，那么assertion失败。

2，一种可能在模拟中表现的不是我们所期望的现象，assertion失败。

s v a 的种类。

1，并行assertion，基于时钟周期，可以放在block，module，interface或者program定义中。可用在静态formal和动态simulation工具中。每个时钟周期中都记录检查。

2，立即assertion，基于事件的情形，在block中定义，只在simulation中使用。只在a或者b变化的时候记录。

创建s v a checker的过程。建立布尔表述，建立序列表述，建立特性，断言特性。

基本格式举例。

 

 

 

备注：##[1:$] 1个cycle及后面的cycle。##[0:$] 0个周期及后面的cycle。